專利名稱：可編程輸入緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可編程輸入緩沖器，確切說，涉及一種數(shù)字信 號(hào)控制的可編程輸入緩沖器，屬于接口電路的技術(shù)領(lǐng)域。
背景技術(shù)：
集成電路輸入/輸出模塊一方面接收輸入模塊的信號(hào)，另一方面 要產(chǎn)生能夠驅(qū)動(dòng)模塊外負(fù)載的輸出信號(hào)。采用傳統(tǒng)的CMOS和TTL 等輸入/輸出模塊已不能滿足高速信號(hào)傳輸?shù)男枨?。為了滿足越來越 高的信號(hào)傳輸需要，出現(xiàn)了各種新興的接口標(biāo)準(zhǔn)，如GTL, HSTL， PECL, LVDS等。
在目前的集成電路應(yīng)用中，比如現(xiàn)場(chǎng)可編程門陣列(FPGA)等 高性能IC中，輸入/輸出模塊結(jié)構(gòu)可設(shè)計(jì)成根據(jù)用戶所需的特定I/O 接口標(biāo)準(zhǔn)進(jìn)行編程，這些I/O接口標(biāo)準(zhǔn)主要包括輸出驅(qū)動(dòng)能力，輸 入類型等，使同一個(gè)輸入/輸出模塊可以在兩種以上的I/O接口標(biāo)準(zhǔn) 下正常工作，并隨時(shí)切換。
可編程輸入緩沖器是輸入/輸出模塊結(jié)構(gòu)中的重要模塊，通過對(duì) 其編程可以精確的選擇特定輸入接口標(biāo)準(zhǔn)，以實(shí)現(xiàn)集成電路與集成 電路，集成電路與板級(jí)之間的多種互連與通信要求。通過對(duì)其編程 還可以使用戶對(duì)集成電路配置不同的輸入基準(zhǔn)電壓，以滿足不同電 平下的輸入要求。
可編程輸入緩沖器性能的主要參數(shù)有電壓/功率增益、輸入信 號(hào)電平范圍、輸入信號(hào)頻率、輸入基準(zhǔn)電壓、輸入信號(hào)延遲、功耗 和噪聲。由于這些參數(shù)是相互關(guān)聯(lián)、相互制約的，因此在保證輸入 信號(hào)標(biāo)準(zhǔn)可編程的基礎(chǔ)下，采用何種折衷方案來提高可編程輸入緩 沖器的整體性能成了設(shè)計(jì)的主要難點(diǎn)。綜上所述，設(shè)計(jì)一種既可以 滿足多種高速I/O接口協(xié)議又具備可編程能力的可編程輸入緩沖器 具有重大的意義。

發(fā)明內(nèi)容
本發(fā)明的目的是推出一種可編程輸入緩沖器。該緩沖器可以在 多種I/O接口協(xié)議之間進(jìn)行編程切換。支持協(xié)議多達(dá)14種
HSTLI/III/IV， SSTLClass31/11， SSTLClass21/11, CTT， GTL/GTL+， PCD3， PCI66， LVTTL， LVCMOS。該緩沖器可以按照不同I/O協(xié)
議標(biāo)準(zhǔn)的不同電氣標(biāo)準(zhǔn)及信號(hào)頻率進(jìn)行編程輸入。
為實(shí)現(xiàn)以上目的，本發(fā)明采用的技術(shù)方案是該輸入緩沖器含差 分比較器模塊，單端施密特觸發(fā)器模塊和可編程延遲模塊，利用2 位數(shù)字信號(hào)編程實(shí)現(xiàn)不同協(xié)議標(biāo)準(zhǔn)的通路選擇，差分比較器模塊對(duì) 有基準(zhǔn)電壓要求的協(xié)議進(jìn)行比較整形，轉(zhuǎn)化為數(shù)字信號(hào)，單端施密 特觸發(fā)器模塊沒有基準(zhǔn)電壓輸入，直接將外部信號(hào)整形轉(zhuǎn)化為數(shù)字 信號(hào)，可編程延遲模塊利用4位數(shù)字信號(hào)控制MOS管開關(guān)的通斷， 改變接入信號(hào)主通路的電容量來實(shí)現(xiàn)可編程延遲控制。
現(xiàn)結(jié)合附圖詳細(xì)描述本發(fā)明的技術(shù)方案。
一種可編程輸入緩沖器，其特征在于，含差分比較器模塊l、單 端施密特觸發(fā)器模塊2和可編程延遲模塊3，差分比較器模塊l含第一 MOS管Ml、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五 MOS管M5、第六MOS管M6、第七M(jìn)OS管M7、第八MOS管M8、第九 MOS管M9、第十MOS管M10、第十一MOS管Mll、第十二MOS管M12、 第十三MOS管M13、第十四MOS管M14、第十五MOS管Ml 5和外部端 口第一數(shù)字信號(hào)輸入端CTRL1、第一信號(hào)輸入端PAD1、第一信號(hào) 輸出端OUTl和參考電平端Vref，第一MOS管Ml、第二MOS管M2、第 三MOS管M3、第六MOS管M6、第九MOS管M9、第十MOS管M10、第 十三MOS管M13、第十四MOS管M14為NMOS管，第四MOS管M4、第 五MOS管M5、第七M(jìn)OS管M7、第八MOS管M8、第十一MOS管Mll、 第十二MOS管M12、第十五MOS管M15為PMOS管，單端施密特觸發(fā) 器模塊2含第十六MOS管M16、第十七M(jìn)OS管M17、第十八MOS管 M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、 第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、 第二十五MOS管M25、第二十六MOS管M26、第二十七M(jìn)OS管M27、 第二十八MOS管M28、第二十九MOS管M29和外部端口 第二數(shù)字信
號(hào)輸入端CTRL2、第二信號(hào)輸入端PAD2、第二信號(hào)輸出端OUT2，第 十六MOS管M16、第十七M(jìn)OS管M17、第十八MOS管M18、第二十一 MOS管M21、第二十三MOS管M23、第二十四MOS管M24、第二十七 MOS管M27、第二十八MOS管M28為NMOS管，第十九MOS管M19、 第二十MOS管M20、第二十二MOS管M22、第二十五MOS管M25、第 二十六MOS管M26、第二十九MOS管M29為PMOS管，可編程延遲模 塊3含第五反相器14、第六反相器15、第一模擬開關(guān)M30、第二模擬 開關(guān)M31、第三模擬開關(guān)M32、第四模擬開關(guān)M33、第一電容C1、第 二電容C2、第三電容C3、第四電容C4和外部端口第三數(shù)字控制端 Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端Bit3、第六數(shù)字控制端 Bit4、第三信號(hào)輸入端IN和第三信號(hào)輸出端OUT3，在差分比較器模 塊1中，第一MOS管Ml、第二MOS管M2、第三MOS管M3、第四MOS 管M4、第五MOS管M5組成比較器4，第八MOS管M8、第九MOS管M9 組成第一反相器5，第十二MOS管M12、第十三MOS管M13組成第二 反相器6，第十MOS管M10、第十一MOS管Mll組成第一傳輸門7，第 十四MOS管M14、第十五MOS管M15組成第二傳輸門8，第六MOS管 M6、第七M(jìn)OS管M7組成啟動(dòng)管，第一MOS管Ml的柵極與第六MOS 管M6的漏極連接，第二MOS管M2的柵極與參考電平端Vref連接，第 三MOS管M3的柵極與第一信號(hào)輸入端PADl連接，第四MOS管M4的柵 極、第五MOS管M5的柵極和第四MOS管M4的漏極連接在一起，第六 MOS管M6的柵極、第十一MOS管Mll的柵極、第十五MOS管M15的柵 極、第八MOS管M8的漏極和第九MOS管M9的漏極連接在一起，第八 MOS管M8的柵極、第九MOS管M9的柵極、第十MOS管M10的柵極、 第十四MOS管M14的柵極與第一數(shù)字信號(hào)輸入端CTRLl連接在一起， 第十二MOS管M12的柵極、第十三MOS管M13的柵極、第三MOS管 M3的漏極和第五MOS管M5的漏極連接在一起，第十二MOS管M12的 漏極、第十三MOS管M13的漏極、第十四MOS管M14的漏極和第十五 MOS管M15的漏極連接在一起，第十MOS管M10的漏極、第十一MOS 管M11的漏極、第二MOS管M2的漏極和第四MOS管M4的漏極連接在 一起，第十四MOS管M14的源極、第十五MOS管M15的源極和第一信 號(hào)輸出端OUTl連接在一起，第十四MOS管M14的漏極、第十五MOS
管M15的漏極、第十二MOS管M12的漏極和第十三MOS管M13的漏極 連接在一起，第四MOS管M4的源極、第五MOS管M5的源極、第七M(jìn)OS 管M7的源極、第八MOS管M8的源極和第十二MOS管M12的源極連接 在一起后接電源正端，第一M0S管M1的源極、第六MOS管M6的源極、 第九MOS管M9的源極和第十三MOS管M13的源極連接在一起后接 地，在單端施密特觸發(fā)器模塊2中，第十六MOS管M16、第十七M(jìn)OS 管M17、第十八MOS管M18、第十九MOS管M19和第二十MOS管M20 組成施密特觸發(fā)器9，第二十二MOS管M22、第二十三MOS管M23組 成第三反相器10，第二十六MOS管M26、第二十七M(jìn)OS管M27組成第 四反相器ll，第二十四MOS管M24、第二十五MOS管M25組成第三傳 輸門12，第二十八MOS管M28、第二十九MOS管M29組成第四傳輸門 13，第二十一MOS管M21組成啟動(dòng)管，第十六MOS管M16的柵極、第 二十四MOS管M24的源極、第二十五MOS管M25的源極和第二十一 MOS管M21的漏極連接在一起，第十七M(jìn)OS管M17的柵極、第十九 MOS管M19的柵極、第二十四MOS管M24的漏極、第二十五MOS管 M25的漏極和第二信號(hào)輸入端PAD2連接在一起，第十八MOS管M18 的柵極與第二十MOS管M20的漏極連接，第二十二MOS管M22的柵 極、第二十三MOS管M23的柵極、第二十四MOS管M24的柵極、第二 十八MOS管M2的柵極和第二數(shù)字信號(hào)輸入端CTRL2連接在一起，第 二十二MOS管M22的漏極、第二十三MOS管M23的漏極、第二十五 MOS管M25的柵極和第二十九MOS管M29的柵極連接在一起，第二十 六MOS管M26的柵極、第二十七M(jìn)OS管M27的柵極、第十七M(jìn)OS管 M17的漏極和第十九MOS管M19的漏極連接在一起，第二十六MOS管 M26的漏極、第二十七M(jìn)OS管M27的漏極、第二十八MOS管M28的漏 極和第二十九MOS管M29的漏極連接在一起，第二十八MOS管M28的 源極、第二十九MOS管M29的源極和第二信號(hào)輸出端OUT2連接在一 起，第十九MOS管M19的源極、第二十MOS管M20的源極、第二十二 MOS管M22的源極和第二十六MOS管M26的源極連接在一起后接電 源正端，第十六MOS管M16的源極、第二十一MOS管M21的源極、第 二十三MOS管M23的源極和第二十四MOS管M24的源極連接在一起 后接地，在可編程延遲模塊3中，第一模擬開關(guān)M30的柵極、第二模擬開關(guān)M31的柵極、第三模擬開關(guān)M32的柵極和第四模擬開關(guān)M33的 柵極分別與第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控 制端Bit3、第六數(shù)字控制端Bit4連接，第一模擬開關(guān)M30的漏極、第 二模擬開關(guān)M31的漏極、第三模擬開關(guān)M32的漏極和第四模擬開關(guān) M33的漏極分別與第一電容C1的一端、第二電容C2的一端、第三電容 C3的一端和第四電容C4的一端相接，第一電容C1的另一端、第二電 容C2的另一端、第三電容C3的另一端和第四電容C4的另一端相接后 接地，第一電容C1的電容量:第二電容C2的電容量第三電容C3的電容 量:第四電容C4的電容量-1:2:4:8，第 一模擬開關(guān)M30的源極、第二模 擬開關(guān)M31的源極、第三模擬開關(guān)M32的源極、第四模擬開關(guān)M33的 源極、第五反相器14的輸出端和第六反相器15的輸入端連接在一起， 第五反相器14的輸入端與第三信號(hào)輸入端IN連接，第六反相器15的輸 出端與第三信號(hào)輸出端0UT3連接，第一信號(hào)輸出端0UT1、第二信號(hào) 輸出端OUT2和第三信號(hào)輸入端IN連接在一起。 與背景技術(shù)相比，本發(fā)明有以下積極效果
1、 本發(fā)明的可編程輸入緩沖器的結(jié)構(gòu)簡(jiǎn)單。
2、 本發(fā)明的可編程輸入緩沖器支持多種協(xié)議輸入。在可編程輸 入緩沖器的控制信號(hào)改變時(shí)，根據(jù)不同協(xié)議標(biāo)準(zhǔn)的基準(zhǔn)電壓、工作速 度的要求選擇不同的輸入模塊，最多可支持14種JEDEC標(biāo)準(zhǔn)協(xié)議。
3、 本發(fā)明的可編程輸入緩沖器支持信號(hào)可編程延遲，通過對(duì)延 遲控制信號(hào)的編程，可以提供16種不同大小的延遲量。


圖1是本發(fā)明的可編程輸入緩沖器的電路框圖。 圖2是本發(fā)明的可編程輸入緩沖器的差分比較器模塊1電路圖。 圖3是本發(fā)明的可編程輸入緩沖器的單端施密特觸發(fā)器模塊2 電路圖。
圖4是本發(fā)明的可編程輸入緩沖器的可編程延遲模塊3電路圖。
具體實(shí)施例方式
現(xiàn)結(jié)合附圖和實(shí)施例詳細(xì)說明本發(fā)明的技術(shù)方案和工作原理。所
有的實(shí)施例均具有上文述及的可編程輸入緩沖器的基本電路結(jié)構(gòu)。 下述的實(shí)施例只羅列每個(gè)實(shí)施例關(guān)鍵的技術(shù)數(shù)據(jù)。 實(shí)施例1可編程輸入緩沖器之一
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為0.75V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足HSTL I協(xié)議的信號(hào)傳輸要求。 實(shí)施例2可編程輸入緩沖器之二
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為0.9V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足HSTLIII協(xié)議的信號(hào)傳輸要求。 實(shí)施例3可編程輸入緩沖器之三
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為0.9V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足HSTLIV協(xié)議的信號(hào)傳輸要求。 實(shí)施例4可編程輸入緩沖器之四
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為1.25V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端
Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足SSTL2 Class I協(xié)議的信號(hào)傳輸要求。 實(shí)施例5可編程輸入緩沖器之五
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為1.25V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種 排序。
本實(shí)施例能滿足SSTL2 Class II協(xié)議的信號(hào)傳輸要求。 實(shí)施例6可編程輸入緩沖器之六
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為1.5V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種 排序。
本實(shí)施例能滿足SSTL3 Class I協(xié)議的信號(hào)傳輸要求。 實(shí)施例7可編程輸入緩沖器之七
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為1.5V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種 排序。
本實(shí)施例能滿足SSTL3 CIassII協(xié)議的信號(hào)傳輸要求。 實(shí)施例8可編程輸入緩沖器之八
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為0.8V;第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足GTL協(xié)議的信號(hào)傳輸要求。 實(shí)施例9可編程輸入緩沖器之九
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為0;
參考電平端Vref為l.OV;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足GTL+協(xié)議的信號(hào)傳輸要求。 實(shí)施例10可編程輸入緩沖器之十
第一數(shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2
為0;
參考電平端Vref為1.5V;
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足CTT協(xié)議的信號(hào)傳輸要求。 實(shí)施例11可編程輸入緩沖器之十一
第一數(shù)字信號(hào)輸入端CTRL1為0，第二數(shù)字信號(hào)輸入端CTRL2 為h
無參考電平。
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足LVCMOS協(xié)議的信號(hào)傳輸要求。 實(shí)施例12可編程輸入緩沖器之十二
第一數(shù)字信號(hào)輸入端CTRL1為0，第二數(shù)字信號(hào)輸入端CTRL2
為1;
無參考電平。
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足LVTTL協(xié)議的信號(hào)傳輸要求。 實(shí)施例13可編程輸入緩沖器之十三
第一數(shù)字信號(hào)輸入端CTRL1為0，第二數(shù)字信號(hào)輸入端CTRL2 為1;
無參考電平。
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種 排序。
本實(shí)施例能滿足PCI33協(xié)議的信號(hào)傳輸要求。 實(shí)施例14可編程輸入緩沖器之十四
第一數(shù)字信號(hào)輸入端CTRL1為0，第二數(shù)字信號(hào)輸入端CTRL2 為1;
無參考電平。
第三數(shù)字控制端Bitl、第四數(shù)字控制端Bit2、第五數(shù)字控制端 Bit3、第六數(shù)字控制端Bit4分別為0或1，組成0000-1111共16種排序。
本實(shí)施例能滿足PCI66協(xié)議的信號(hào)傳輸要求。 工作原理
當(dāng)?shù)谝粩?shù)字信號(hào)輸入端CTRL1為1，第二數(shù)字信號(hào)輸入端CTRL2 為O時(shí)，選中差分比較器模塊l，第一反相器5開啟，第一傳輸門7 開啟，第二傳輸門8開啟，第三反相器10關(guān)閉，第三傳輸門12關(guān) 閉，第四傳輸門13關(guān)閉，比較器4開始工作，與基準(zhǔn)電壓Vref進(jìn) 行比較，輸出結(jié)果。當(dāng)?shù)谌龜?shù)字控制端Bitl、第四數(shù)字控制端Bit2、 第五數(shù)字控制端Bit3、第六數(shù)字控制端Bit4從0000-1111變化時(shí)， 由于第一電容C1、第二電容C2、第三電容C3、第四電容C4大小 比例為1:2:4:8，可編程延遲模塊3可提供16種不同大小的電容，從
而提供16種不同大小的延遲量，完成HSTL I /m/IV, SSTL2 Class 1/11， SSTL3 Class 1/11， GTL/GTL+， CTT協(xié)議的傳輸。
當(dāng)?shù)谝粩?shù)字信號(hào)輸入端CTRL1為O，第二數(shù)字信號(hào)輸入端CTRL2 為1時(shí)，選中施密特觸發(fā)器模塊2,第一反相器5關(guān)閉，第一傳輸門 7關(guān)閉，第二傳輸門8關(guān)閉，第三反相器10開啟，第三傳輸門12 開啟，第四傳輸門13開啟，施密特觸發(fā)器9開始工作，對(duì)輸入信號(hào) 進(jìn)行整形輸出。當(dāng)?shù)谌龜?shù)字控制端Bitl、第四數(shù)字控制端Bit2、第 五數(shù)字控制端Bit3、第六數(shù)字控制端Bit4從0000-1111變化時(shí)，由 于第一電容ci、第二電容C2、第三電容C3、第四電容C4大小比 例為1:2:4:8，可編程延遲模塊3可提供16種不同大小的電容，從而 提供16種不同大小的延遲量，完成LVCMOS ,LVTTL,PCI33/66協(xié)議 的傳輸。
權(quán)利要求
1、一種可編程輸入緩沖器，其特征在于，含差分比較器模塊(1)、單端施密特觸發(fā)器模塊(2)和可編程延遲模塊(3)，差分比較器模塊(1)含第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七M(jìn)OS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第十MOS管(M 10)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)、第十五MOS管(M15)和外部端口第一數(shù)字信號(hào)輸入端(CTRL1)、第一信號(hào)輸入端(PAD1)、第一信號(hào)輸出端(OUT1)和參考電平端(Vref)，第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第六MOS管(M6)、第九MOS管(M9)、第十MOS管(M10)、第十三MOS管(M13)、第十四MOS管(M14)為NMOS管，第四MOS管(M4)、第五MOS管(M5)、第七M(jìn)OS管(M7)、第八MOS管(M8)、第十一MOS管(M11)、第十二MOS管(M12)、第十五MOS管M15為PMOS管，單端施密特觸發(fā)器模塊2含第十六MOS管(M16)、第十七M(jìn)OS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二十MOS管(M20)、第二十一MOS管(M21)、第二十二MOS管(M22)、第二十三MOS管(M23)、第二十四MOS管(M24)、第二十五MOS管(M25)、第二十六MOS管(M26)、第二十七M(jìn)OS管(M27)、第二十八MOS管(M28)、第二十九MOS管(M29)和外部端口第二數(shù)字信號(hào)輸入端(CTRL2)、第二信號(hào)輸入端(PAD2)、第二信號(hào)輸出端(OUT2)，第十六MOS管(M16)、第十七M(jìn)OS管(M17)、第十八MOS管(M18)、第二十一MOS管(M21)、第二十三MOS管(M23)、第二十四MOS管(M24)、第二十七M(jìn)OS管(M27)、第二十八MOS管(M28)為NMOS管，第十九MOS管(M19)、第二十MOS管(M20)、第二十二MOS管(M22)、第二十五MOS管(M25)、第二十六MOS管(M26)、第二十九MOS管(M29)為PMOS管，可編程延遲模塊(3)含第五反相器(14)、第六反相器(15)、第一模擬開關(guān)(M30)、第二模擬開關(guān)(M31)、第三模擬開關(guān)(M32)、第四模擬開關(guān)(M33)、第一電容(C1)、第二電容(C2)、第三電容(C3)、第四電容(C4)和外部端口第三數(shù)字控制端(Bit1)、第四數(shù)字控制端(Bit2)、第五數(shù)字控制端(Bit3)、第六數(shù)字控制端(Bit4)、第三信號(hào)輸入端(IN)和第三信號(hào)輸出端(OUT3)，在差分比較器模塊(1)中，第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)組成比較器(4)，第八MOS管(M8)、第九MOS管(M9)組成第一反相器(5)，第十二MOS管(M12)、第十三MOS管(M13)組成第二反相器(6)，第十MOS管(M10)、第十一MOS管(M11)組成第一傳輸門(7)，第十四MOS管(M14)、第十五MOS管(M15)組成第二傳輸門(8)，第六MOS管(M6)、第七M(jìn)OS管(M7)組成啟動(dòng)管，第一MOS管(M1)的柵極與第六MOS管(M6)的漏極連接，第二MOS管(M2)的柵極與參考電平端(Vref)連接，第三MOS管(M3)的柵極與第一信號(hào)輸入端(PAD1)連接，第四MOS管(M4)的柵極、第五MOS管(M5)的柵極和第四MOS管(M4)的漏極連接在一起，第六MOS管(M6)的柵極、第十一MOS管(M11)的柵極、第十五MOS管(M15)的柵極、第八MOS管(M8)的漏極和第九MOS管(M9)的漏極連接在一起，第八MOS管(M8)的柵極、第九MOS管(M9)的柵極、第十MOS管(M10)的柵極、第十四MOS管(M14)的柵極與第一數(shù)字信號(hào)輸入端(CTRL1)連接在一起，第十二MOS管(M12)的柵極、第十三MOS管(M13)的柵極、第三MOS管(M3)的漏極和第五MOS管(M5)的漏極連接在一起，第十二MOS管(M12)的漏極、第十三MOS管(M13)的漏極、第十四MOS管(M14)的漏極和第十五MOS管(M15)的漏極連接在一起，第十MOS管(M10)的漏極、第十一MOS管(M11)的漏極、第二MOS管(M2)的漏極和第四MOS管(M4)的漏極連接在一起，第十四MOS管(M14)的源極、第十五MOS管(M15)的源極和第一信號(hào)輸出端(OUT1)連接在一起，第十四MOS管(M14)的漏極、第十五MOS管(M15)的漏極、第十二MOS管(M12)的漏極和第十三MOS管(M13)的漏極連接在一起，第四MOS管(M4)的源極、第五MOS管(M5)的源極、第七M(jìn)OS管(M7)的源極、第八MOS管(M8)的源極和第十二MOS管(M12)的源極連接在一起后接電源正端，第一MOS管(M1)的源極、第六MOS管(M6)的源極、第九MOS管(M9)的源極和第十三MOS管(M13)的源極連接在一起后接地，在單端施密特觸發(fā)器模塊(2)中，第十六MOS管(M16)、第十七M(jìn)OS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)和第二十MOS管(M20)組成施密特觸發(fā)器(9)，第二十二MOS管(M22)、第二十三MOS管(M23)組成第三反相器(10)，第二十六MOS管(M26)、第二十七M(jìn)OS管(M27)組成第四反相器(11)，第二十四MOS管(M24)、第二十五MOS管(M25)組成第三傳輸門(12)，第二十八MOS管(M28)、第二十九MOS管(M29)組成第四傳輸門(13)，第二十一MOS管(M21)組成啟動(dòng)管，第十六MOS管(M16)的柵極、第二十四MOS管(M24)的源極、第二十五MOS管(M25)的源極和第二十一MOS管(M21)的漏極連接在一起，第十七M(jìn)OS管(M17)的柵極、第十九MOS管(M19)的柵極、第二十四MOS管(M24)的漏極、第二十五MOS管(M25)的漏極和第二信號(hào)輸入端(PAD2)連接在一起，第十八MOS管(M18)的柵極與第二十MOS管(M20)的漏極連接，第二十二MOS管(M22)的柵極、第二十三MOS管(M23)的柵極、第二十四MOS管(M24)的柵極、第二十八MOS管(M2)的柵極和第二數(shù)字信號(hào)輸入端(CTRL2)連接在一起，第二十二MOS管(M22)的漏極、第二十三MOS管(M23)的漏極、第二十五MOS管(M25)的柵極和第二十九MOS管(M29)的柵極連接在一起，第二十六MOS管(M26)的柵極、第二十七M(jìn)OS管(M27)的柵極、第十七M(jìn)OS管(M17)的漏極和第十九MOS管(M19)的漏極連接在一起，第二十六MOS管(M26)的漏極、第二十七M(jìn)OS管(M27)的漏極、第二十八MOS管(M28)的漏極和第二十九MOS管(M29)的漏極連接在一起，第二十八MOS管(M28)的源極、第二十九MOS管(M29)的源極和第二信號(hào)輸出端(OUT2)連接在一起，第十九MOS管(M19)的源極、第二十MOS管(M20)的源極、第二十二MOS管(M22)的源極和第二十六MOS管(M26)的源極連接在一起后接電源正端，第十六MOS管(M16)的源極、第二十一MOS管(M21)的源極、第二十三MOS管(M23)的源極和第二十四MOS管(M24)的源極連接在一起后接地，在可編程延遲模塊(3)中，第一模擬開關(guān)(M30)的柵極、第二模擬開關(guān)(M31)的柵極、第三模擬開關(guān)(M32)的柵極和第四模擬開關(guān)(M33)的柵極分別與第三數(shù)字控制端(Bit1)、第四數(shù)字控制端(Bit2)、第五數(shù)字控制端(Bit3)、第六數(shù)字控制端(Bit4)連接，第一模擬開關(guān)(M30)的漏極、第二模擬開關(guān)(M31)的漏極、第三模擬開關(guān)(M32)的漏極和第四模擬開關(guān)(M33)的漏極分別與第一電容(C1)的一端、第二電容(C2)的一端、第三電容(C3)的一端和第四電容(C4)的一端相接，第一電容(C1)的另一端、第二電容(C2)的另一端、第三電容(C3)的另一端和第四電容(C4)的另一端相接后接地，第一電容(C1)的電容量∶第二電容(C2)的電容量∶第三電容(C3)的電容量∶第四電容(C4)的電容量＝1∶2∶4∶8，第一模擬開關(guān)(M30)的源極、第二模擬開關(guān)(M31)的源極、第三模擬開關(guān)(M32)的源極、第四模擬開關(guān)(M33)的源極、第五反相器(14)的輸出端和第六反相器(15)的輸入端連接在一起，第五反相器(14)的輸入端與第三信號(hào)輸入端(IN)連接，第六反相器(15)的輸出端與第三信號(hào)輸出端(OUT3)連接，第一信號(hào)輸出端(OUT1)、第二信號(hào)輸出端(OUT2)和第三信號(hào)輸入端(IN)連接在一起。
全文摘要
一種可編程輸入緩沖器，屬于接口電路的技術(shù)領(lǐng)域，含差分比較器模塊，單端施密特觸發(fā)器模塊和可編程延遲模塊，利用2位數(shù)字信號(hào)編程實(shí)現(xiàn)不同協(xié)議標(biāo)準(zhǔn)的通路選擇，差分比較器模塊對(duì)有基準(zhǔn)電壓要求的協(xié)議進(jìn)行比較整形，轉(zhuǎn)化為數(shù)字信號(hào)，單端施密特觸發(fā)器模塊沒有基準(zhǔn)電壓輸入，直接將外部信號(hào)整形轉(zhuǎn)化為數(shù)字信號(hào)，可編程延遲模塊利用4位數(shù)字信號(hào)控制MOS管開關(guān)的通斷，改變接入信號(hào)主通路的電容量來實(shí)現(xiàn)可編程延遲控制，可以在多種I/O接口協(xié)議之間進(jìn)行編程切換，支持協(xié)議多達(dá)14種HSTLI/III/IV，SSTLClass3I/II，SSTLClass2I/II，CTT，GTL/GTL+，PCI33，PCI66，LVTTL，LVCMOS。
文檔編號(hào)H03K19/0185GK101355358SQ20081020025
公開日2009年1月28日 申請(qǐng)日期2008年9月23日 優(yōu)先權(quán)日2008年9月23日
發(fā)明者琳 劉, 灝 周, 華 楊, 歐陽煒霞, 賴宗聲, 賴琳暉, 磊 陳, 陳子晏, 奧 雷, 馬和良 申請(qǐng)人:華東師范大學(xué)