專利名稱：一種靜態(tài)零功耗上電復位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電源管理電路領(lǐng)域，具體為CMOS靜態(tài)零功耗上電復 位電路，尤其適合應用于低功耗的SoC芯片中。
背景技術(shù)：
上電復位(POR， Power-On Reset)電路已被廣泛地集成到SoC芯片中。 一個電路系統(tǒng)在上電初期，電源電壓還未達到穩(wěn)定的預期狀態(tài)，電路節(jié)點 電壓和邏輯狀態(tài)是不穩(wěn)定的，可能會造成系統(tǒng)的錯誤運行。為了使系統(tǒng)從 一個預定的初始狀態(tài)開始工作，需要使用上電復位電路在上電初期產(chǎn)生一 個POR信號，使系統(tǒng)初始化。
圖l (a)揭示一種現(xiàn)有的上電復位電路，其包括PMOS管Ml和電容 Cl。 PMOS管Ml的源極接外部電源VDD，其漏端接輸出Vo，柵極接地 VSS。電容C1上端接VSS，下端接輸出Vo。輸出端Vo的復位脈沖寬度由 PM0S管M1和電容C1決定。這是一種最常見的設計，可用在直流低壓干 電池供電等場合。但是這種電路的抗干擾能力較差，當VDD發(fā)生波動時也 會產(chǎn)生復位脈沖。
為解決以上問題，業(yè)界對圖1 (a)所示的電路進行了改進，參見圖(b)， 增加由NMOS管M2和電容C2構(gòu)成的柵極鉗位電路，電容C2上端接外部 電源VDD，下端接PMOS管Ml管柵極，NMOS管M2的源端接地VSS， 柵極和漏極短接并接至M1管柵極。該電路為雙邊上電復位，其復位寬度也 是由PMOS管Ml和電容Cl決定。其穩(wěn)定性比圖1 (a)所示的電路好， 對VDD的波動有一定的抗干擾能力。
顯然，圖1 (b)中揭示的上電復位電路雖然針對于圖1 (a)中揭示的 電路有一定的改進，但缺乏上電后對復位信號的清除措施。
圖2揭示了另外一種較常見的上電復位電路，其包括比較器CMP1、反
相器INV1和RS觸發(fā)器RS1。其中比較器CMP1有兩個輸入端電源采樣 電壓Vx和參考電壓Vref，電源采樣電壓Vx由外部電源電壓分壓而得，參 考電壓Vref由另外的基準電壓電路提供。比較器CMPl的輸出接反相器 INVl的輸入，反相器INVl的輸出接RS觸發(fā)器RSI的輸入端S， RS觸發(fā) 器RSI的輸入端R接受外部的清零復位信號CLR,其輸出端Q輸出上電復 位信號POR。外部電源電壓上升時，電源采樣電壓Vx跟隨上升，當Vx大 于參考電壓Vref時，比較器CMP1翻轉(zhuǎn)，輸出低電平，通過反相器INVl 后，在RS觸發(fā)器RS1的輸入端S施加了一個高電平脈沖信號，上電復位 信號POR高電平有效。而當清零復位信號CLR來臨時，RS觸發(fā)器RSl輸 出低電平，于是上電復位信號POR無效，完成一個上電復位的過程。但是， 此類上電復位電路也有一些問題
第一，為使比較器CMPl正常工作，需要額外增加基準源產(chǎn)生電路提 供參考電壓Vref，這增加了電路設計的復雜性。
第二，如上所述的電路在靜態(tài)時仍然需要消耗電流，在一定程度上增 加電路系統(tǒng)的功耗，尤其是當電路系統(tǒng)處于待機或休眠狀態(tài)時，這部分功 耗會相當突出。
因此，圖2中揭示的上電復位電路不僅結(jié)構(gòu)過于復雜，而且靜態(tài)時會 消耗不必要的電流，降低了系統(tǒng)效率。
綜上所述，提供一種性能可靠，功耗更低的上電復位電路實屬必要。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種靜態(tài)零功耗上電復位電路，該電路具有可 靠性高，結(jié)構(gòu)簡單和功耗極低的優(yōu)點。
本發(fā)明提供的靜態(tài)零功耗上電復位電路，其特征在于它包括電壓檢 測電路、脈沖鎖存電路、輸出緩沖電路和清零復位電路；
其中電壓檢測電路的第一輸入端連接外部電源VDD，第二輸入端連 接輸出緩沖電路的使能輸出端，電壓檢測電路的輸出端連接脈沖鎖存電路 的輸入端；脈沖鎖存電路的輸出端連接輸出緩沖電路的輸入端，輸出緩沖
電路的緩沖輸出端接連接清零復位電路的第一輸入端；清零復位電路的第 二輸入端接收外部清零復位信號CLR，其輸出端輸出上電復位信號POR;
電壓檢測電路接收外部電源VDD的電壓變化信號，再根據(jù)輸出緩沖電 路使能控制信號，對其進行閾值檢測處理，輸出檢測信號給脈沖鎖存電路;
脈沖鎖存電路接受電壓檢測電路的檢測信號，將此信號進行鎖存處理， 并將該鎖存信號送入輸出緩沖電路；
輸出緩沖電路用于對輸入的鎖存信號進行緩沖處理，再送入到清零復 位電路，同時，發(fā)出使能控制信號EN到電壓檢測電路，控制電壓檢測電路 的工作；
清零復位電路分別接受輸出緩沖電路輸出的緩沖信號和外部電路送入 的清零復位信號CLR，清零復位電路將兩輸入信號進行邏輯運算，最后輸 出上電復位信號POR。
本發(fā)明提供的靜態(tài)零功耗上電復位電路結(jié)構(gòu)簡單新穎，無需外接RC元 件，芯片占用面積小，靜態(tài)功耗極低，可以集成于SoC等電源管理系統(tǒng)中。 在具體實施方式
中對技術(shù)效果將做更具體的說明。


圖1 (a) (b)為現(xiàn)有上電復位電路的電路原理圖2為一種帶清零復位功能的上電復位電路示意圖3為本發(fā)明所述的靜態(tài)零功耗上電復位電路的電路結(jié)構(gòu)示意圖4為本發(fā)明實例的結(jié)構(gòu)示意圖5為本發(fā)明電路產(chǎn)生的上電復位電壓波形示意圖6為本發(fā)明電路上電復位過程消耗的電流波形示意圖。
具體實施例方式
下面結(jié)合附圖和實例對本發(fā)明作進一步詳細的說明。 參見圖3所示，本發(fā)明提供的靜態(tài)零功耗上電復位電路包括電壓檢測 電路10、脈沖鎖存電路11、輸出緩沖電路12以及清零復位電路13。其中
電壓檢測電路10的一個輸入端100連接外部電源VDD，另一個輸入端103 連接輸出緩沖電路12的使能輸出端，輸出端101連接脈沖鎖存電路11的 輸入端。脈沖鎖存電路11的輸出端102連接輸出緩沖電路12的輸入端， 輸出緩沖電路12的兩個輸出端分別接連接清零復位電路13的輸入端104 和電壓檢測電路10的輸入端103。清零復位電路13的輸入端CLR接收外 部清零復位信號，輸出端POR輸出上電復位信號。
參見圖3所示，電壓檢測電路10的輸入端100檢測外部電源VDD的 變化，另一個輸入端103接受來自輸出緩沖電路12使能控制信號，輸出端 101輸出檢測信號給脈沖鎖存電路11;脈沖鎖存電路11從輸入端101接受 電壓檢測電路10的檢測信號，將此信號進行鎖存處理，并通過輸出端102 把該鎖存信號送入輸出緩沖電路12;輸出緩沖電路12對輸入的鎖存信號進 行緩沖處理，并通過輸出端104送入到清零復位電路13，同時，發(fā)出使能 控制信號到電壓檢測電路10，控制該模塊電路的工作；清零復位電路13的 兩個輸入端分別接受輸出緩沖電路12的輸出端104輸出的緩沖信號和外部 電路送入的清零復位信號CLR，清零復位電路13將兩輸入信號進行邏輯運 算，最后輸出上電復位信號POR。
下面舉例對上述各部分做進一步詳細的說明。
結(jié)合圖4所示，本實施例中的電壓檢測電路IO包括PMOS管MI、電 阻R1、電阻R2、反相器INV1和反相器INV2。 PMOS管Ml的源極連接 外部電源VDD，漏極接電阻R1的上端，柵極接收輸出緩沖電路12的使能 控制信號EN;電阻R1下端連接電阻R2的上端和反相器INV1的輸入端， 電阻R2的下端連接地VSS;反相器INV1的輸出端連接反相器INV2的輸 入端，反相器INV2的輸出端作為電壓檢測電路10的輸出端，連接下一級 脈沖鎖存電路11的輸入端，也即PMOS管M2的漏端。
結(jié)合圖4所示，本實施例中的脈沖鎖存電路11包括PMOS管M2、NMOS 管M3、電容C2和六個反相器INV3 INV8。 PMOS管M2的漏端作為脈沖 鎖存電路11的輸入端，連接電壓檢測電路10的輸出端，也即是反相器INV2 的輸出端；PMOS管M2的源端與電容C2的其中上端、NMOS管M3的漏 端以及反相器INV3的輸入端連接在a點，電容C2的下端連接地VSS; PMOS
管M2的柵極連接反相器INV8的輸出端。反相器INV3的輸出端與反相器 INV4和反相器INV6的輸入端、反相器INV5的輸出端以及電容Cl的下端 連接在b點，電容Cl的上端連接外部電源VDD，反相器INV6的輸出端連 接反相器INV7的輸入端，反相器INV7的輸出端連接反相器INV8的輸入 端；NMOS管M3的源端連接外部電源VDD，其柵極與反相器INV4的輸 出端和反相器INV5的輸入端連接在c點；反相器INV4的輸入端連接反相 器INV5的輸出端，反相器INV5的輸入端又連接反相器INV4的輸出端， 兩個反相器組成鎖存器結(jié)構(gòu)，保存上一級電路送來的信號。
結(jié)合圖4所示，本實施例中的輸出緩沖電路12包括緩沖器BUF1和緩 沖器BUF2。緩沖器BUF1的輸入端連接上一級脈沖鎖存電路11的輸出端， 即圖中所示的c點，其輸出端連接PMOS管Ml的柵極，向其發(fā)送使能控 制信號EN，是輸出緩沖電路12的使能輸出端；緩沖器BUF2的輸入端連 接緩沖器BUF1的輸出端，其輸出端連接下一級清零復位電路13其中一個 輸入端，也即與非門NAND1的輸入端d。
結(jié)合圖4所示，本實施例中的清零復位電路13包括反相器INV9和 INV10以及與非門NAND1。其中，反相器INV9的輸入端接收外部清零復 位信號CLR，輸出端連接與非門NAND1的輸入端e;與非門NAND1的輸 入端d連接輸出緩沖電路12的輸出端，即緩沖器BUF2的輸出端，其輸出 端連接反相器INV10的輸入端；反相器INV10的輸出端作為整個上電復位 電路的最終輸出，輸出上電復位信號POR。
結(jié)合圖4和圖5所示，本發(fā)明所述的上電復位電路應用在電路系統(tǒng)中 的原理如下在電路系統(tǒng)剛剛上電時，外部清零復位信號初始為低電平， 外部電源VDD從0伏開始上升，在沒有達到上電復位電路正常工作的電壓 值之前，輸出POR信號會有一小段跟隨VDD的狀態(tài)；當VDD到達足夠的 電壓后，上電復位電路可以正常工作，此時b點電位跟隨VDD變化，為高 電平，故脈沖鎖存電路11中鎖存的邏輯信號值為"0"，使能控制信號EN 和輸出POR信號都為低電平，PMOS管Ml處于導通狀態(tài)。考慮PMOS管 Ml的漏源電阻^，Mp則檢測電壓Vx和電源電壓VDD的關(guān)系，如下式給 出
隨著VDD的繼續(xù)上升，檢測電壓Vx亦跟隨上升。當檢測電壓Vx超 過反相器INV1的翻轉(zhuǎn)門限時，反相器INV1輸出低電平，經(jīng)過反相器INV2 反相后變?yōu)楦唠娖健６藭rb點保持的高電平信號經(jīng)過反相器INV6 INV8 連續(xù)反相后，在PMOS管M2柵極輸出為低電平，故PMOS管M2導通， 將反相器INV2輸出的高電平信號傳輸?shù)皆炊薬處，并儲存在電容C2中。a 點的高電平信號經(jīng)過反相器INV3反相后輸出為低電平，這一電平值被保存 在反相器INV4和反相器INV5構(gòu)成的鎖存器中，故c點的邏輯信號值為"1"; b點電位被反相器INV3拉低后，經(jīng)過反相器INV6 INV8連續(xù)反相在M2 柵極輸出高電平，使PMOS管M2截止，保證之前鎖存在反相器INV4和反 相器INV5中的信號不被破壞；另夕卜，c點的高電平使得NMOS管M3開通， 向a點補充泄漏電荷，使其維持在高電平；與此同時，c點的高電平信號經(jīng) 過緩沖器BUF1輸出，使能控制信號EN從原來的低電平變?yōu)楦唠娖?，關(guān)斷 PMOS管Ml，從而切斷了外部電源VDD經(jīng)PMOS管Ml、電阻R1和電阻 R2組成的支路到地VSS的直流通路。緩沖器BUF1的高電平再經(jīng)緩沖器 BUF2緩沖輸出，進入清零復位電路13中的與非門NAND1的d端，由于 此時低電平清零復位信號CLR經(jīng)過反相器INV9反相后為高電平，與非門 NAND1的輸出為低電平，再經(jīng)過反相器INV10反相，輸出上電復位信號 POR為高電平，標志著所應用的電路系統(tǒng)進入復位狀態(tài)。這個過程的上電 復位信號POR波形如圖5中0~5us時間段所示。
當外部清零復位信號CLR由低電平變?yōu)楦唠娖綍r，反相器INV9的輸 出為低電平，于是與非門NAND1輸出為高電平，再經(jīng)過反相器INV10反 相，上電復位信號POR輸出變?yōu)榈碗娖?，標志著電路系統(tǒng)結(jié)束復位。這個 過程的上電復位信號POR波形如圖5中5us之后的時間段所示。
圖6顯示了本發(fā)明在上電復位過程消耗的電流波形圖。可以明顯地看 到，本發(fā)明所述的上電復位電路僅在電壓檢測期間0.5us時間內(nèi)有平均8uA 左右的電流，主要是由PMOS管Ml、電阻R1和電阻R2組成的支路消耗 的。 一旦上電復位信號被鎖存，PMOS管Ml管即被關(guān)斷，整個上電復位電
路沒有從外部電源VDD直接到地VSS的通路，消耗的電流基本為零，從 而實現(xiàn)了靜態(tài)零功耗。
以上所述為本發(fā)明的較佳實施例而已，但本發(fā)明不應該局限于該實施 例和附圖所公開的內(nèi)容。所以凡是不脫離本發(fā)明所公開的精神下完成的等 效或修改，都落入本發(fā)明保護的范圍。
權(quán)利要求
1、一種靜態(tài)零功耗上電復位電路，其特征在于它包括電壓檢測電路(10)、脈沖鎖存電路(11)、輸出緩沖電路(12)和清零復位電路(13)；其中電壓檢測電路(10)的第一輸入端(100)連接外部電源VDD，第二輸入端(103)連接輸出緩沖電路(12)的使能輸出端，電壓檢測電路(10)的輸出端(101)連接脈沖鎖存電路(11)的輸入端；脈沖鎖存電路(11)的輸出端(102)連接輸出緩沖電路(12)的輸入端，輸出緩沖電路(12)的緩沖輸出端接連接清零復位電路(13)的第一輸入端(104)；清零復位電路(13)的第二輸入端接收外部清零復位信號CLR，其輸出端輸出上電復位信號POR；電壓檢測電路(10)接收外部電源VDD的電壓變化信號，再根據(jù)輸出緩沖電路(12)使能控制信號EN，對其進行閾值檢測處理，輸出檢測信號給脈沖鎖存電路(11)；脈沖鎖存電路(11)接受電壓檢測電路(10)的檢測信號，將此信號進行鎖存處理，并將該鎖存信號送入輸出緩沖電路(12)；輸出緩沖電路(12)用于對輸入的鎖存信號進行緩沖處理，再送入到清零復位電路(13)，同時，發(fā)出使能控制信號到電壓檢測電路(10)，控制電壓檢測電路(10)的工作；清零復位電路(13)分別接受輸出緩沖電路(12)輸出的緩沖信號和外部電路送入的清零復位信號CLR，清零復位電路(13)將兩輸入信號進行邏輯運算，最后輸出上電復位信號POR。
2、根據(jù)權(quán)利要求1所述的靜態(tài)零功耗上電復位電路，其特征在于電 壓檢測電路(10)包括第一PMOS管(Ml)、第一、第二電阻(Rl、 R2)、 第一、第二反相器(INV1、 INV2);第一 PMOS管(Ml)的源極連接外部電源VDD，漏極接第一電阻(Rl) 的上端，柵極接收輸出緩沖電路(12)的使能控制信號EN;第一電阻(Rl) 下端連接第二電阻(R2)的上端和第一反相器(INV1)的輸入端，第二電阻(R2)的下端連接地VSS;第一反相器(INV1)的輸出端連接第二反相 器(INV2)的輸入端，第二反相器(INV2)的輸出端作為電壓檢測電路(IO) 的輸出端。
3、 根據(jù)權(quán)利要求1或2所述的靜態(tài)零功耗上電復位電路，其特征在于: 脈沖鎖存電路(11)包括第二PMOS管(M2)、第三NMOS管(M3)、第 一、第二電容(Cl、 C2)和第三至第八反相器(INV3) (INV8);第二 PMOS管(M2)的漏端作為脈沖鎖存電路(11)的輸入端，連接電壓檢測 電路(10)的輸出端；第二PMOS管(M2)的源端與第二電容(C2)的其 中上端、第三NMOS管(M3)的漏端與第三反相器(INV3)的輸入端連 接，第二電容(C2)的下端連接地VSS;第二PMOS管(M2)的柵極連接 第八反相器(INV8)的輸出端；第三反相器(INV3)的輸出端、第四反相 器(INV4)的輸入端、第六反相器(INV6)的輸入端、第五反相器(INV5) 的輸出端以及第一電容(Cl)的下端相連；第一電容(Cl)的上端連接外 部電源VDD，第六反相器(INV6)的輸出端連接第七反相器(INV7)的 輸入端，第七反相器(INV7)的輸出端連接第八反相器(INV8)的輸入端； 第三NMOS管(M3)的源端連接外部電源VDD，第三NMOS管(M3) 的柵極與第四反相器(INV4)的輸出端及第五反相器(INV5)的輸入端相 連；第四反相器(INV4)的輸入端連接第五反相器(INV5)的輸出端，第 五反相器(INV5)的輸入端又連接第四反相器(INV4)的輸出端，兩個反 相器組成鎖存器結(jié)構(gòu)，保存上一級電路送來的信號。
4、 根據(jù)權(quán)利要求1或2所述的靜態(tài)零功耗上電復位電路，其特征在于 輸出緩沖電路(12)包括第一、第二緩沖器(BUF1、 BUF2);第一緩沖器(BUF1)的輸入端連接上一級脈沖鎖存電路(11)的輸出端，第一緩沖器 (BUF1)的輸出端連接第一PMOS管(Ml)的柵極，向其發(fā)送使能控制 信號EN，是輸出緩沖電路(12)的使能輸出端；第二緩沖器(BUF2)的 輸入端連接第一緩沖器(BUF1)的輸出端，第二緩沖器(BUF2)的輸出端 連接清零復位電路(13)的第二輸入端。
5、根據(jù)權(quán)利要求3所述的靜態(tài)零功耗上電復位電路，其特征在于輸 出緩沖電路(12)包括第一、第二緩沖器(BUF1、BUF2);第一緩沖器(BUF1) 的輸入端連接上一級脈沖鎖存電路(11)的輸出端，第一緩沖器(BUF1) 的輸出端連接第一 PMOS管(Ml)的柵極，向其發(fā)送使能控制信號EN, 是輸出緩沖電路(12)的使能輸出端；第二緩沖器(BUF2)的輸入端連接 第一緩沖器(BUF1)的輸出端，第二緩沖器(BUF2)的輸出端連接清零復 位電路(13)的第二輸入端。
6、 根據(jù)權(quán)利要求1或2所述的靜態(tài)零功耗上電復位電路，其特征在于 清零復位電路(13)包括第九、第十反相器(INV9、 INV10)以及與非門(NAND1);其中，第九反相器(INV9)的輸入端接收外部清零復位信號 CLR，輸出端連接與非門(NAND1)的第一輸入端(e);與非門(NAND1) 的第二輸入端(d)連接輸出緩沖電路(12)的輸出端，其輸出端連接第一 反相器(INV10)的輸入端；第十反相器(INV10)的輸出端作為整個上電 復位電路的最終輸出，輸出上電復位信號POR。
7、 根據(jù)權(quán)利要求3所述的靜態(tài)零功耗上電復位電路，其特征在于清 零復位電路(13)包括第九、第十反相器(INV9、 INV10)以及與非門(NAND1);其中，第九反相器(INV9)的輸入端接收外部清零復位信號 CLR，輸出端連接與非門(NAND1)的第一輸入端(e);與非門(NAND1) 的第二輸入端(d)連接輸出緩沖電路(12)的輸出端，其輸出端連接第一 反相器(INV10)的輸入端；第十反相器(INV10)的輸出端作為整個上電 復位電路的最終輸出，輸出上電復位信號POR。
全文摘要
本發(fā)明公開了一種靜態(tài)零功耗上電復位電路，包括電壓檢測電路、脈沖鎖存電路、緩沖輸出電路以及清零復位電路。其中電壓檢測電路的一個輸入端連接電源，另一個輸入端連接輸出緩沖電路的使能控制輸出端，電壓檢測電路的輸出端連接脈沖鎖存電路的輸入端。脈沖鎖存電路的輸出端連接輸出緩沖電路的輸入端，輸出緩沖電路的輸出端分別接連接電壓檢測電路的使能輸入端和清零復位電路的輸入端。清零復位電路的輸入端接收外部清零復位信號，輸出端輸出上電復位信號。本發(fā)明結(jié)構(gòu)簡單新穎，無需外接RC元件，芯片占用面積小，靜態(tài)功耗幾乎為零，可以應用于低功耗的SoC芯片中。
文檔編號H03K17/22GK101394171SQ200810197388
公開日2009年3月25日 申請日期2008年10月24日 優(yōu)先權(quán)日2008年10月24日
發(fā)明者余少敏, 劉占領(lǐng), 劉政林, 李思臻, 楊詩洋, 謝靜菁, 鄒雪城, 鄭朝霞, 陳曉飛 申請人:華中科技大學