專利名稱：雙邊可編程延遲單元和提供這種單元的編程的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可編程延遲單元，尤其涉及提供一種雙邊可編程延遲單元。
背景技術(shù)：
Hui等人的美國專利5,933,039(Hui′039)″可編程延遲線″涉及基于電壓比較器-RS寄存器的延遲線。信號鏈較長，具有5納秒(ns)的最小延遲。因此Hui′039專利的延遲線不能用于高速電路。上升沿和下降沿具有相同的延遲時間，所以它不能用作片上定時調(diào)整單元。電流源是基于放大器-電阻器的，其設(shè)置時間相當長，取決于所選的電阻和寄生電容。Hui′039專利的延遲線操作是基于″復(fù)位信號″的；并且沒有提供程序代碼保護功能，所以它不能用于實時和片上操作。因此，Hui等人的延遲線單元涉及不同于本發(fā)明的應(yīng)用領(lǐng)域和電路結(jié)構(gòu)。
Hui等人的美國專利5,355,038(Hui′038)″可編程延遲線集成電路的體系結(jié)構(gòu)″在構(gòu)思和系統(tǒng)結(jié)構(gòu)方面類似于Hui′039專利，但是電路實現(xiàn)有某種程度的不同。延遲線是基于電壓比較器和RS寄存器的。最小延遲線較長，為10ns，所以它不能工作于高速電路中。上升沿和下降沿不能具有分別的延遲設(shè)置，所以它不能被用作片上定時調(diào)節(jié)單元。對于基于放大器-電阻器的電流源，其設(shè)置時間相當長，并取決于所選的電阻和寄生電容。Hui′038的延遲線操作是基于″復(fù)位信號″的，并且沒有程序代碼保護功能，所以它不能用在實時和片上操作中。因此，Hui′038專利的延遲線單元涉及不同于本發(fā)明的應(yīng)用領(lǐng)域和電路結(jié)構(gòu)。
Phillips的美國專利5,936,451″延遲電路和方法″描述了一種涉及極低速度應(yīng)用，例如功率電機、螺線管的延遲線，其領(lǐng)域與本發(fā)明的領(lǐng)域完全不同。Phillips的專利的主要目的是當NFET(場效應(yīng)晶體管)和PFET設(shè)置在電源和地之間時，避免同時接通NFET和PFET。Phillips的專利的目標是獲得長延遲而不需要較大的電容器或較大的電阻器，其目的和目標完全不同于本發(fā)明。Phillips的專利的延遲電路不能對上升沿和下降沿獨立地設(shè)置不同的延遲時間。因此，該專利的延遲電路的構(gòu)思，目的和功能不同于本發(fā)明。
Hilton的美國專利6,124,745″延遲和插值定時結(jié)構(gòu)和方法″描述了基于具有2個電容器的差動放大器的延遲電路。其電路結(jié)構(gòu)和操作原理完全不同于本發(fā)明。Hilton的專利的延遲電路不能對上升沿和下降沿分別設(shè)置不同的延遲時間。因此，Hilton的專利的延遲線的電路結(jié)構(gòu)，操作原理和功能不同于本發(fā)明。
圖1示出了當前工業(yè)中廣泛使用的一種常規(guī)現(xiàn)有技術(shù)的可編程延遲單元10的示意性電路圖。延遲單元包括″n″個串聯(lián)的基于反相器的延遲元件IP1，IP2，...，IPn，一組串聯(lián)的″n″個傳輸門TG1，TG2，...，TGn-1，TGn，和″n″位鎖存器27。包含串聯(lián)連接的反相器14和16的基于反相器的延遲元件IP1接收輸入線路12上的輸入信號IN，并且提供延遲輸出，該輸出經(jīng)由節(jié)點17連接到傳輸門TG1的源極/漏極電路以及反相器18的輸入端。包含串聯(lián)連接的反相器18和20的基于反相器的延遲元件IP2，使其輸入端連接到節(jié)點17，并且使其輸出經(jīng)由節(jié)點21連接到傳輸門TG2的源極/漏極電路，以及通過節(jié)點21連接到下一個反相器(未示出)的輸入端。如此繼續(xù)，在延遲單元10末端附近的是連接到傳輸門TGn-1的源漏極電路的節(jié)點23。可編程延遲單元10中最后一個包含串聯(lián)連接的反相器24和26的基于反相器的延遲元件IPn，使其輸入端連接到節(jié)點23，并且使其輸出端連接到傳輸門TGn的源極/漏極電路。傳輸門TG1，TG2，...，TGn-1，TGn的源極/漏極電路連接到節(jié)點22和輸出線路29。鎖存器27根據(jù)總線28上的控制字，向到對應(yīng)″n″個傳輸門TG1，TG2，...，TGn-1，TGn的柵電極的線路L1，L2，...，Ln-1和Ln中選定的一條線路提供接通信號。
當控制字總線28上的控制字被鎖存到鎖存器27中時，選擇即接通傳輸門TG1，TG2，...，TGn-1，TGn中的一個，并且選擇對應(yīng)的延遲元件的輸出，通過所選擇的傳輸門的源漏極電路經(jīng)節(jié)點22連接到輸出線路29，并通過輸出線路29提供輸出信號OUT。
圖1所示的這種延遲單元的問題在于沒有分別設(shè)置上升沿延遲時間和下降沿延遲時間。每個延遲元件的2個延遲時間通常是不相同的。其結(jié)果是當在串聯(lián)的延遲元件中選擇不止一個延遲元件時，延遲時間差被累計。這樣，問題就是在來自圖1所示的這種電路的輸入脈沖和輸出脈沖中出現(xiàn)脈沖寬度畸變。

發(fā)明內(nèi)容
本發(fā)明提供了一種針對上面參照圖1描述的問題的解決方案，該方案是通過提供一種基于反相器的延遲單元實現(xiàn)的，其以非常短的信號鏈為特征，使得初始延遲時間或最小延遲時間非常小，(2個反相器延遲時間)能夠降低到皮秒(ps)級的范圍。所述延遲單元能夠用作高速集成電路的片上定時調(diào)節(jié)。
根據(jù)本發(fā)明，提供了一種雙邊可編程延遲單元，其包含一個電路，具有快速時間設(shè)置、非常短的最小延遲時間和獨立的上升沿和下降沿延遲時間設(shè)置。本發(fā)明的可編程延遲單元能夠用作高速系統(tǒng)中的實時片上定時調(diào)節(jié)單元。
進一步根據(jù)本發(fā)明，提供了一種對雙邊可編程延遲單元響應(yīng)輸入信號進行編程的方法和裝置。其中包含緩沖器控制電路，其接收具有上升時間和下降時間的輸入信號，并且提供一輸出信號，在該輸出信號的上升時間和下降時間之間具有按對可編程控制源(PCS)編程的可變延遲，其中可編程控制源(PCS)用于向第一和RTPCS提供單獨的控制輸入。FTPCS提供對緩沖器中的電容器充電的第一輸出電流，RTPCS提供對緩沖器電路中的電容器放電的第二輸出電流。向PCS提供可變的控制信號。當輸入信號從邏輯″高″轉(zhuǎn)變?yōu)檫壿嫛宓汀鍟r，F(xiàn)TPCS提供通過緩沖器電路的輸出電流；當輸入信號從邏輯″低″轉(zhuǎn)變?yōu)檫壿嫛甯摺鍟r，RTPCS提供通過緩沖器電路的輸出電流。當輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時，緩沖器控制電路響應(yīng)通過FTPCS的輸出電流，或當輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時，緩沖器控制電路響應(yīng)通過RTPCS的輸出電流。
優(yōu)選地，分別在P側(cè)和N側(cè)各有1個受控可編程電流源。P側(cè)可編程源設(shè)置門電容的充電電流，使得它能夠控制下降沿(當輸入信號VA從邏輯″高″轉(zhuǎn)變到邏輯″低″時)的延遲時間。N側(cè)可編程源設(shè)置門電容的放電電流，使得它能夠控制上升沿(當輸入信號VA從邏輯″低″轉(zhuǎn)變到邏輯″高″時)的延遲時間。因此，能夠獨立調(diào)整這2個延遲時間。由于能夠分別對雙邊延遲時間進行編程，因此延遲單元能夠?qū)ι仙睾拖陆笛卦O(shè)置不同的延遲時間，這是在調(diào)整集成電路的定時中尤其有用的特性。
優(yōu)選地，可編程電流源包括一對開關(guān)電流反射鏡或開關(guān)電流源，能夠以皮秒(ps)級非?？焖俚亟油ɑ驍嚅_。在延遲單元中有代碼保護電路，其限制P側(cè)電流源僅在輸入信號VA為邏輯″高″期間才改變電流設(shè)置代碼。延遲單元中的代碼保護電路也限制N側(cè)電流源僅在輸入信號VA為邏輯″低″期間才改變電流設(shè)置代碼。這樣，因為在2個設(shè)置之間不會出現(xiàn)延遲時間，因此所有延遲時間均是可預(yù)測的。由于雙邊可編程延遲單元的性能得到改進，因此它能夠用于集成電路中的實時和片上定時調(diào)節(jié)，以達到無假信號狀態(tài)。
提供了一種包含一對反相器的緩沖器電路。第二反相器是Schmitt觸發(fā)器電路，其由于正反饋而具有快速上升時間和快速下降時間。
優(yōu)選地，緩沖器控制電路包含第一反相器和第二反相器。提供了一種緩沖器控制電路，其包含均具有輸入端和輸出端的第一反相器和第二反相器，第一反相器具有第一輸入端和第一輸出端，第二反相器具有第二輸入端和第二輸出端。當輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時，第一反相器響應(yīng)FTPCS以在FTPCS和第一輸出端之間連通。當輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時，第一反相器響應(yīng)RTPCS以在RTPCS和第一輸出端之間連通。第一反相器的第一輸出端連接到與第二反相器的第二輸入端相連的節(jié)點，其中第二反相器在第二輸出端提供輸出信號。電容器連接在上述節(jié)點和參考電位之間。提供Schmitt觸發(fā)器電路作為第二反相器。在FTPCS和RTPCS中提供電流反射鏡電路。向第一鎖存器提供第一控制字，第一鎖存器向FTPCS提供第一可變控制信號。向第二鎖存器提供第二控制字，第二鎖存器向RTPCS提供第二可變控制信號。在FTPCS中提供FET″手指″(fingers)，其中每個″手指″由第一鎖存器中的寄存器的輸出控制。在RTPCS中提供FET″手指″，其中每個″手指″由相應(yīng)鎖存器中的寄存器的輸出控制。
根據(jù)本發(fā)明的另一個方面，提供了使用可編程延遲單元的雙邊編程，可編程延遲單元具有包含信號輸入端、信號輸出端、PSPC連接線和NSPC連接線的緩沖器控制電路。提供了一種P側(cè)可編程電流(PSPC)源，其具有PSPC輸入和通過PSPC連接線連接到緩沖器的PSPC電流線。提供了一種N側(cè)(NS)鎖存器，其適于接收N側(cè)控制字的輸入和N側(cè)寫信號，輸出作為N側(cè)控制字的函數(shù)的N側(cè)開關(guān)信號。NS鎖存器提供作為N側(cè)控制字的函數(shù)的N側(cè)開關(guān)信號的輸出，N側(cè)開關(guān)信號的輸出提供給PSPC源的輸入。提供了一種N側(cè)可編程電流(NSPC)源，其具有NSPC源輸入和通過NSPC連接線連接到緩沖器的NSPC電流線。提供了一種P側(cè)(PS)鎖存器，其適于接收P側(cè)控制字的輸入和P側(cè)寫信號，輸出作為P側(cè)控制字的函數(shù)的P側(cè)開關(guān)信號。PS鎖存器提供作為P側(cè)控制字的函數(shù)的P側(cè)開關(guān)信號的輸出，N側(cè)開關(guān)信號的輸出提供給PSPC源的輸入。
緩沖器控制電路包含第一反相器和第二反相器。為緩沖器控制電路提供均具有輸入端和輸出端的第一反相器和第二反相器，其中第一反相器具有第一輸入端和第一輸出端，第二反相器具有第二輸入端和第二輸出端。當輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時，第一反相器響應(yīng)第一PSPC源以在第一PSPC源和第一輸出端之間連通。當輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時，第二反相器響應(yīng)第二PSPC源以在第二PSPC源和第一輸出端之間連通。將第一反相器的第一輸出端連接到與第二反相器的第二輸入端相連的節(jié)點。
第二反相器在其第二輸出端上提供輸出信號。在第一反相器中提供PMOS FET和NMOS FET，使其源漏極電路的第一端連接到第一反相器的輸出端。將第一反相器的輸入端連接到PMOS FET和NMOS FET的柵電極。將PMOS FET和NMOS FET的源漏極電路的相對端連接到第一PSPC源和第二PSPC源的輸出。
根據(jù)本發(fā)明的另一個方面，提供一種響應(yīng)輸入信號的雙邊可編程延遲單元。緩沖器控制電路接收具有上升時間和下降時間的輸入信號，緩沖器控制電路提供一輸出信號，在該輸出信號的上升時間和下降時間之間具有根據(jù)提供給第一和第二可編程控制源(PCS)的編程的可變延遲。第一控制輸入提供給FTPCS，單獨的第二控制輸入提供給RTPCS。每個FTPCS是可編程的，以提供第一可變輸出電流。每個RTPCS是可編程的，以提供第二可變輸出電流。第一可變控制信號提供給FTPCS，第二可變控制信號提供給RTPCS。
緩沖器控制電路(a)當輸出電流通過FTPCS，輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時，或(b)當輸出電流通過RTPCS，輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時，做出響應(yīng)。FTPCS適于在輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時向緩沖器電路提供輸出電流。RTPCS適于在輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時向緩沖器電路提供輸出電流。


下面參照

和描述本發(fā)明的上述和其它方面和優(yōu)點，其中圖1示出了一種常規(guī)現(xiàn)有技術(shù)的可編程延遲單元的示意性電路圖。
圖2A是根據(jù)本發(fā)明的可編程延遲單元的示意性結(jié)構(gòu)圖，所述可編程延遲單元能夠獨立地調(diào)整從輸入信號VA到輸出信號VAD的上升沿延遲時間和下降沿延遲時間。
圖2B是圖2A示出的包括2個反相器和1個電容器的緩沖器電路的示意圖。
圖2C示出了作為圖2B的緩沖器電路的第二反相器的Schmitt觸發(fā)器電路。
圖2D示出了圖2A的P側(cè)可編程電流源，所述電流源是P型電流反射鏡。
圖2E示出了圖2A的包括一組″n″個D型寄存器和與門的P側(cè)鎖存器。
圖2F示出了圖2A的N側(cè)可編程電流源，所述電流源是N型電流反射鏡。
圖2G示出了圖2A的包括一組″n″個D型寄存器、反相器和與門的N側(cè)鎖存器。
具體實施例方式
圖2A是根據(jù)本發(fā)明的可編程延遲單元30的示意性結(jié)構(gòu)圖，所述可編程延遲單元能夠獨立地調(diào)整響應(yīng)輸入信號VA產(chǎn)生的輸出信號VAD的上升沿延遲時間和下降沿延遲時間。
圖2A示出的可編程延遲單元30包括5個子電路。第一個子電路是緩沖器電路U1，其接收輸入信號VA并產(chǎn)生輸出信號VAD?？删幊萄舆t單元30還包含P側(cè)可編程電流(PSPC)源U2，P側(cè)(PS)鎖存器U3，N側(cè)可編程電流(NSPC)源U4和N側(cè)(NS)鎖存器U5。
鎖存器U3響應(yīng)計算機控制系統(tǒng)(未示出)控制下的來自P側(cè)控制字輸入總線40的數(shù)字輸入，向PSPC源U2提供數(shù)字信號以控制對相對于輸入信號VA的下降沿時間的輸出信號VAD的下降沿延遲時間的調(diào)節(jié)。接著，PSPC源U2響應(yīng)來自PS鎖存器U3的數(shù)字下降沿延遲控制信號，產(chǎn)生通過線路36提供給緩沖器電路U1的電流，其可變幅度控制輸出信號VAD的下降沿延遲時間。
鎖存器U5響應(yīng)計算機控制系統(tǒng)(未示出)控制下的來自N側(cè)控制字輸入總線50的數(shù)字輸入，向NSPC源U4提供數(shù)字信號以控制對相對于輸入信號VA的上升沿時間的輸出信號VAD的上升沿延遲時間的調(diào)節(jié)。接著，NSPC源U4響應(yīng)來自NS鎖存器U5的上升沿延遲控制信號，產(chǎn)生通過線路38提供給緩沖器電路U1的電流，其可變幅度控制輸出信號VAD的上升沿延遲時間。
于是，可獨立地控制相對于輸入信號VA的下降沿和上升沿時間的輸出信號VAD的下降沿延遲時間和上升沿延遲時間。
電壓為VCC(正電壓)的電源經(jīng)由連接節(jié)點通過線路31連接到所有的子電路，包括緩沖器U1，PSPC源U2，PS鎖存器U3，NSPC源U4和NS鎖存器U5。電源的地或參考電位(0V)經(jīng)由連接節(jié)點通過線路32連接到所有的子電路，包括緩沖器U1，PSPC源U2，PS鎖存器U3，NSPC源U4和NS鎖存器U5。
P側(cè)控制字作為數(shù)字信號通過總線40提供給PS鎖存器U3，寫信號通過線路66提供給PS鎖存器U3。如本領(lǐng)域的技術(shù)人員所能夠理解的，總線40上的P側(cè)控制字和線路66上的寫信號由系統(tǒng)控制器(未示出)提供給PS鎖存器U3，系統(tǒng)控制器可以是微處理器，相位檢測器，微控制器或假信號檢測器。
PS鎖存器U3通過線路41，42，43向PSPC源U2提供一組數(shù)字開關(guān)信號PL1，...，PLn-1，PLn，PSPC源U2通過U2到U1的緩沖器輸入線路36連接到緩沖器U1以向其提供模擬電流。通過U2到U1的緩沖器輸入線路36的模擬電流根據(jù)P側(cè)鎖存器U3所寄存的線路40上的P側(cè)控制字進行變化。
N側(cè)控制字作為數(shù)字信號通過總線50提供給NS鎖存器U5，寫信號通過線路76提供給NS鎖存器U5。如本領(lǐng)域的技術(shù)人員所能夠理解的，總線50上的N側(cè)控制字和線路76上的寫信號由系統(tǒng)控制器(未示出)提供，系統(tǒng)控制器可以是微處理器，相位檢測器，微控制器或假信號檢測器。
NS鎖存器U5通過線路51，52，53向NSPC源U4提供一組數(shù)字開關(guān)信號NL1，...，NLn-1，NLn，NSPC源U4通過線路38連接到緩沖器U1以向其提供模擬電流。通過線路38的模擬電流根據(jù)N側(cè)鎖存器U5所寄存的線路50上的N側(cè)控制字進行變化。
輸入信號VA通過線路12′連接到緩沖器U1，從線路12′連接到線路46以到達PS鎖存器U3，并且從線路12′連接到線路56以到達NS鎖存器U5。緩沖器U1通過線路39提供輸出信號VAD。
1.緩沖器電路參照圖2B，緩沖器電路U1包括2個反相器I1和I2以及電容器C。第一反相器I1的輸入接收線路12′上的輸入信號VA，并且在節(jié)點37上提供其輸出。來自PSPC源U2的線路36和來自NSPC源U4的線路38連接到第一反相器I1。
電容器C的一端通過節(jié)點/線路37連接到第一反相器I1的輸出端和第二反相器I2的輸入端。電容器C的另一端經(jīng)由節(jié)點/線路32連接到參考電位(0V)。
如圖2C所示，第二反相器I2是輸入端連接到節(jié)點/線路37并且輸出端連接到輸出線路39以提供輸出信號VAD的Schmitt觸發(fā)器電路。另外，第二反相器I2通過線路31連接到供電電壓VCC，并且經(jīng)由線路32連接到參考電位(0V)。
參照圖2B，第一反相器I1包含CMOS對的FET器件，包括PFET PA和NFET NA，其源極/漏極電路串聯(lián)，且漏極在節(jié)點37連接在一起。PFETPA的源極端經(jīng)由線路36連接到PSPC源U2。NFET NA的源極端經(jīng)由線路38連接到NSPC源U4。
當線路12′上的輸入信號VA從邏輯″高″轉(zhuǎn)變到邏輯″低″時，在反相器I1中，PFET PA被接通，NFET NA斷開。當PFET PA接通時，在線路36上產(chǎn)生模擬電流。根據(jù)總線40上的P側(cè)數(shù)字控制字變化的模擬電流流經(jīng)線路36、PFET PA的源極/漏極電路進入節(jié)點37，以相對于參考電位對輸入電容C充電。換言之，對電容器C或第二反相器I2的輸入電容充電的電流是流經(jīng)連接PSPC源U2的線路36(如上所述)的源電流，如圖2D所示。
如果充電電流較大，則節(jié)點37處電容C上的電壓迅速增加，第二反相器I2的輸出會較早從邏輯″高″轉(zhuǎn)變到邏輯″低″。這樣輸出信號VAD的下降沿延遲時間較短。另一方面，如果充電電流較小，則節(jié)點37處電容C上的電壓增加緩慢，第二反相器I2的輸出VAD會較遲從邏輯″高″轉(zhuǎn)變到邏輯″低″。這樣輸出信號VAD的下降沿延遲時間較長。
當輸入信號VA從邏輯″低″轉(zhuǎn)變到邏輯″高″時，在反相器I1中，PFETPA被斷開，NFET NA接通。當NFET NA接通時，模擬電流從電容器C流出，經(jīng)過節(jié)點37和緩沖器U1與NSPC U4之間的線路38。由于模擬吸收電流流經(jīng)連接到NSPC源U4的線路38(如上所述)，如圖2F所示，因此根據(jù)總線50上的數(shù)字N側(cè)控制字變化的模擬電流對第二反相器I2輸入端的輸入電容C放電。
如果放電電流較大，則電容C上的電壓迅速降低，第二反相器I2的輸出VAD會較早從邏輯″低″轉(zhuǎn)變到邏輯″高″，并且輸出信號VAD的上升沿延遲時間較短。如果放電電流較小，則電容C上的電壓緩慢降低，第二反相器I2的輸出會較遲從邏輯″低″轉(zhuǎn)變到邏輯″高″，并且輸出信號VAD的上升沿延遲時間較長。
第二反相器I2的輸入電容C可以是單獨的電容器C，如圖2B所示?？蛇x地，輸入電容C可以包括第一反相器I1的輸出電路的寄生電容和第二反相器I2的輸入電路的寄生電容。
顯然，PSPC源U2決定下降沿延遲時間，NSPC源U4決定上升沿延遲時間。由于PSPC源U2和NSPC源U4是分別控制的，如上所述，因此能夠獨立設(shè)置下降沿延遲時間和上升沿延遲時間。
圖2C示出了第二反相器I2的優(yōu)選實施例的示意電路圖，該第二反相器I2包含在Schmitt觸發(fā)器結(jié)構(gòu)中連接的PMOS FET器件PB、PC和PD，以及NMOS FET器件NB、NC和ND。由于正反饋，第二反相器I2能夠減少反相器輸出信號VAD的上升時間和下降時間。節(jié)點/線路37充當?shù)诙聪嗥鱅2的輸入端，其通過節(jié)點/線路61連接到PMOS FET PB和PC的柵極和NMOS FET NB和NC的柵極。
供電電壓VCC通過線路31連接到節(jié)點/線路66，從而連接到PMOSFET PB的源極和NMOS FET ND的漏極。參考電位0V通過線路32連接到節(jié)點和線路65，節(jié)點和線路65連接到NMOS FET NC的源極和PMOSFET PD的漏極。
PMOS FET PB和PC與NMOS FET NB和NC的源極/漏極電路依序串聯(lián)在節(jié)點66(VCC)和節(jié)點65(0V)之間。PMOS FET PB的漏極通過節(jié)點和線路62連接到PMOS FET PD和PC的源極。NMOS FET NC的漏極通過節(jié)點和線路63連接到NMOS FET NB和ND的源極。PMOS FET PC和NMOS FET NB的漏極通過節(jié)點和線路64以及輸出線路39連接到用于輸出信號VAD的端子和PMOS FET PD與NMOS FET ND的柵極。
2.P側(cè)可編程電流(PSPC)源U2圖2D是圖2A的PSPC源U2的示意電路圖，該PSPC源U2是將線路41-43上來自PS鎖存器U3的數(shù)字輸入信號轉(zhuǎn)換成通過輸出線路36的模擬電流的P型電流反射鏡。電流反射鏡的主要部分包含固定電流源IP和初始PMOS FET P0，以提供要反射的電流。PMOS FET P0的源極經(jīng)由線路/節(jié)點71連接到線路31，從而到達供電電壓VCC。PMOS FET P0的漏極和柵級互連到節(jié)點/線路72和固定電流源IP的高端。固定電流源IP的低端通過線路32連接到電源的參考電位(0V)端。
P型電流反射鏡的次要部分包括一組PMOS FET″手指″P1，...，Pn-1，Pn和缺省的PFET PD，所述PMOS FET″手指″包括通過開關(guān)電路切換的可編程電流源，所述開關(guān)電路與可編程電流源連接，且接收線路41、42、43上來自PS鎖存器U3的相應(yīng)數(shù)字開關(guān)信號。PMOS FET P0，被切換的PMOS FET P1，...，Pn-1，Pn和PMOS缺省FET PD具有相同的溝道長度，但是它們的溝道寬度均不同。通過每個″手指″P1，...，Pn-1，Pn的模擬電流是通過固定電流源IP的電流，與該特定″手指″中PMOS FET的溝道寬度與PMOS FET P0的溝道寬度的比值的乘積。
開關(guān)電路包括一組反相器IP1，...，IPn-1，IPn，相應(yīng)的PMOS FETP1_1，P1_2，...，Pn-1_1，Pn-1_2，Pn_1和Pn_2的串聯(lián)對響應(yīng)線路41、42、43上的信號PL1、PLn-1和PLn，導(dǎo)通或斷開每個″手指″P1，...，Pn-1，Pn。PMOS FET P1_1和P1_2、PFET Pn-1_1和PFET Pn-1_2、以及Pn_1和Pn_2作為串聯(lián)對連接，其源極/漏極電路串聯(lián)連接。上方PMOSFET P1_1，Pn-1_1和Pn_1的源極經(jīng)由線路/節(jié)點71和線路31連接到電源VCC。PFET P1_2，Pn-1_2和Pn_2的漏極經(jīng)由線路/節(jié)點72連接到PMOS FET P0的柵極和電流源IP的高端。PMOS FET P1、Pn-1、Pn的漏極經(jīng)由線路/節(jié)點79和輸出線路36連接到緩沖器U1。
線路41上來自P側(cè)鎖存器U3的第一輸入PL1連接到第一開關(guān)電路的節(jié)點73，該開關(guān)電路連接到PMOS FET P1_2的柵極和向PMOS FETP1_1的柵極提供輸出的反相器IP1的輸入端。線路42上來自PS鎖存器U3的第n-1個輸入PLn-1連接到第n-1個開關(guān)電路的節(jié)點75，所述開關(guān)電路連接到PMOS FET Pn-1_2的柵極和向PMOS FET Pn-1_1的柵極提供輸出的反相器IPn-1的輸入端。線路43上來自PS鎖存器U3的第n個輸入PLn連接到第n個開關(guān)電路的節(jié)點77，所述開關(guān)電路連接到PMOSFET Pn_2的柵極和向PMOS FET Pn_1的柵極提供輸出的反相器IPn的輸入端。
例如，當PL1線路41上來自PS鎖存器U3的控制信號為邏輯″低″時，在第一開關(guān)電路中，PMOS FET P1_1斷開，PMOS FET P1_2接通，導(dǎo)致PMOS FET P1接通，使得通過PMOS FET P1的反射電流接通，從而允許電流從電壓源VCC經(jīng)線路31、節(jié)點71、″手指″P1的源極/漏極和節(jié)點79流出，以通過線路36向緩沖器U1提供輸出電流。另一方面，當PL1線路41上的控制信號為邏輯″高″時，PMOS FET P1_1接通，PMOS FETP1_2斷開，因此PMOS FET P1斷開，沒有反射電流源(即電流)經(jīng)由″手指″P1的源極/漏極電路通過線路79和線路36到達緩沖器U1。
PMOS FET PD是沒有任何開關(guān)電路連接到其柵電極的缺省″手指″。當緩沖器U1的PMOS FET PA接通時，PMOS FET PD始終提供充電電流，使得當所有可編程″手指″都被斷開時，PMOS FET PD仍然經(jīng)由線路/節(jié)點79通過線路36向緩沖器U1提供充電電流。所有反相器(IP1，...，IPn-1，IPn)由電源VCC和0V供電。
3.P側(cè)(PS)鎖存器U3圖2E是圖2A的PS鎖存器U3的示意性電路圖。PS鎖存器U3包括一組″n″個D型寄存器PD1，...，PDn-1，PDn。D型寄存器或D寄存器是數(shù)字電路中非常普遍的單元。這種寄存器具有2個輸入數(shù)據(jù)D和時鐘CLK。當有脈沖提供給CLK輸入時，輸入D上的邏輯狀態(tài)被讀取到寄存器的輸出Q。D型寄存器的數(shù)據(jù)端連接到總線40中的各個線路PCW1，...，PCWn-1，PCWn，所述線路將P側(cè)控制字的位連接到相應(yīng)的寄存器。寄存器PD1，...，PDn-1，PDn的補碼輸出-Q通過線路41-43向P側(cè)PSPC源U2提供數(shù)字控制信號PL1，...，PLn-1，PLn。
當總線40上的P側(cè)控制字用線路66上的寫信號寫入時，(寫信號通過與門45連接到節(jié)點，該節(jié)點通過線路/節(jié)點44連接寄存器PD1，...，PDn-1，PDn的CLK輸入)，能夠改變″手指″P1，Pn-1，Pn的控制信號的邏輯狀態(tài)。例如，當線路PCW1上的位為邏輯″高″并且被寫入寄存器PD1時，PL1線路41為邏輯″低″，從而接通P側(cè)PSPC源U2的″手指″P1。然而，當線路PCW1上的位為邏輯″低″并且被寫入寄存器PD1時，PL1線路41為邏輯″高″，從而斷開P側(cè)PSPC源U2的″手指″P1。
與門45是重要的，因為它提供保護，只有當線路46上到與門45的輸入信號VA為邏輯″高″時(此時緩沖器U1的第一反相器I1的PMOSFET PA斷開)，才允許線路66上的寫信號將P側(cè)控制字的新狀態(tài)寫入到寄存器PD1，...，PDn-1，PDn中，以改變″手指″P1，...，Pn-1，Pn的邏輯狀態(tài)。
保護功能保證了輸入信號VA的輸入脈沖的每個下降沿的延遲時間的定時是可預(yù)測和可控制的。這個功能使得延遲單元能夠在線和實時地調(diào)整高速系統(tǒng)的定時。
所有D型寄存器(PD1，...，PDn-1，PDn)和與門45均由電源VCC和0V供電。(請刪除D型寄存器上的連接31和32)。
4.N側(cè)可編程電流(NSPC)源U4圖2F是圖2A的NSPC源U4的示意電路圖，該NSPC源U4是將線路51-53上來自PS鎖存器U5的數(shù)字輸入信號轉(zhuǎn)換成通過輸出線路38的模擬電流的N型電流反射鏡。電流反射鏡的主要部分包含固定電流源IN和初始NMOS FET N0，以提供要反射的電流。NMOS FET P0的源極經(jīng)由線路/節(jié)點81連接到線路32，從而到達參考電位(0V)。NMOS FET N0的漏極和柵極互連到節(jié)點/線路82和固定電流源IN的低端。固定電流源IN的高端通過線路31連接到供電電壓VCC的端子。
圖2F示出的NSPC源U4是N型電流反射鏡。電流反射鏡的主要部分是固定電流源IN和PMOS FET N0。電流反射鏡U4的次要部分是一組被切換的NMOS FET″手指″N1，...，Nn-1，Nn的組和缺省的NMOS FETND。NFET N0，N1，...，Nn-1，Nn，ND具有相同的溝道長度和不同的溝道寬度，通過每個″手指″的電流是通過固定電流源IN的電流，與該特定″手指″中NMOS FET的溝道寬度與PMOS FET N0的溝道寬度的比值的乘積。
反相器IN1，...，INn-1，INn，NMOS FET N1_1，N1_2，...，Nn-1_1，Nn-1_2，Nn_1，Nn_2被用于接通或斷開每個″手指″。例如，當NL1線路51上來自NS鎖存器U5的控制信號為邏輯″高″時，NMOS FET N1_1斷開，NMOS FET N1_2接通，使得NMOS FET N1接通，通過NMOS FETN1的反射電流導(dǎo)通。當NL1線路51上的控制信號為邏輯″低″時，NMOSFET N1_1接通，NMOS FET N1_2斷開，因此NMOS FET N1斷開，沒有反射電流源(即電流)從″手指″N1通過NSPC源U4的″手指″的源極/漏極電路、線路79和線路38到達緩沖器U1。
NMOS FET ND是在柵極沒有開關(guān)電路的缺省″手指″。當緩沖器U1的NMOS FET NA接通時，NMOS FET ND始終提供放電電流，使得當所有可編程″手指″被斷開時，NMOS FET ND仍然提供放電電流。全部反相器(IN1，...，INn-1，INn)由跨接電源VCC和參考電位(0V)的連接來供電。
5.N側(cè)(NS)鎖存器U5圖2G示出的NS鎖存器U5包括一組D型寄存器ND1，...，NDn-1，NDn，其中寄存器的數(shù)據(jù)端連接到N側(cè)控制字的位NCW1，...，NCWn-1，NCWn。寄存器ND1，...，NDn-1，NDn的輸出通過線路51-53向NSPC源U4提供數(shù)字控制信號NL1，...，NLn-1，NLn。當總線50上的控制字用線路76上的寫信號(通過與門55發(fā)送到連接寄存器ND1，...，NDn-1，NDn的CLK輸入的節(jié)點和線路54)寫入寄存器ND1，...，NDn-1，NDn時，能夠改變寄存器NL1，NLn-1，NLn的控制信號的邏輯狀態(tài)。
例如，當線路NCW1上來自P側(cè)控制總線50的控制字位為邏輯″高″并且被寫入寄存器ND1時，NL1線路51上的控制信號為邏輯″高″，從而接通NSPC源U4的″手指″N1，當NCW1的位為邏輯″低″并且被寫入寄存器ND1時，NL1為邏輯″低″，從而斷開NSPC源U4的″手指″N1。
反相器57和與門55的組合提供了重要的保護，只有當輸入信號VA為邏輯″低″時，緩沖器U1的NMOS FET NA才斷開，寫信號才被允許向寄存器ND1，...NDn-1，NDn寫入N側(cè)控制字的新狀態(tài)，以改變線路NL1，...，NLn-1，NLn上的邏輯狀態(tài)。
保護功能保證了輸入信號VA的輸入脈沖的每個上升沿的延遲時間是可預(yù)測和可控制的。這個功能使得延遲單元能夠在線和實時地調(diào)整高速系統(tǒng)的定時。
全部D型寄存器(ND1，...，NDn-1，NDn)、與門55和反相器57通過電源VCC和參考電位(0V)來供電。
雖然根據(jù)上述特定實施例描述了本發(fā)明，然而本領(lǐng)域的技術(shù)人員會認識到，本發(fā)明在實施時可以在所附權(quán)利要求的宗旨和范圍內(nèi)進行修改，即在不偏離本發(fā)明的宗旨和范圍的前提下，可以進行形式和細節(jié)的改變。因此，所有這種改變均在本發(fā)明的范圍內(nèi)，并且本發(fā)明包括后面權(quán)利要求的主題。
權(quán)利要求
1.一種提供雙邊可編程延遲單元的編程的方法，包括提供適于接收緩沖器輸入信號的緩沖器電路，所述緩沖器輸入信號在輸入信號下降時間下降，在輸入信號上升時間上升；所述緩沖器電路在輸出信號下降時間提供下降的緩沖器輸出信號，并且在輸出信號上升時間提供上升的緩沖器輸出信號；提供可變的下降時間控制輸入；提供可變的上升時間控制輸入；提供下降時間可編程控制源(FTPCS)，用于根據(jù)所述下降時間控制輸入將可變FTPCS信號編程到所述緩沖器電路；提供上升時間可編程控制源(RTPCS)，用于根據(jù)所述上升時間控制輸入將可變RTPCS信號編程到所述緩沖器電路；所述緩沖器電路根據(jù)所述可變FTPCS信號提供在所述輸入信號下降時間和所述輸出信號下降時間之間有下降時間延遲的所述緩沖器輸出信號；以及所述緩沖器電路根據(jù)所述可變RTPCS信號提供在所述輸入信號上升時間和所述輸出信號上升時間之間有上升時間延遲的所述緩沖器輸出信號。
2.如權(quán)利要求1所述的方法，其中所述緩沖器電路包含第一反相器和第二反相器。
3.如權(quán)利要求1所述的方法，包含提供包含第一反相器和第二反相器的所述緩沖器電路；使所述第一反相器具有用于經(jīng)由中間節(jié)點接收所述緩沖器輸入信號的輸入端；使第二反相器的輸出端產(chǎn)生響應(yīng)第二反相器輸入端的輸入的所述緩沖器輸出信號；使所述第一反相器具有連接到所述第二反相器輸入端的第一反相器輸出端；當所述輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時，使所述第一反相器響應(yīng)所述FTPCS以初始化所述下降時間延遲；當所述輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時，使所述第一反相器響應(yīng)所述第二RTPCS以初始化所述上升時間延遲；產(chǎn)生所述第二反相器的觸發(fā)，以在所述下降時間延遲的結(jié)束處初始化所述下降緩沖器輸出信號，并且在上升時間延遲的結(jié)束處初始化所述上升緩沖器輸出信號。
4.如權(quán)利要求3所述的方法，包含將電容器連接在所述節(jié)點和參考電位之間。
5.如權(quán)利要求3所述的方法，包含將電容器連接在所述節(jié)點和參考電位之間；以及以Schmitt觸發(fā)器電路作為所述第二反相器。
6.如權(quán)利要求3所述的方法，包含使所述緩沖器控制電路進行如下響應(yīng)a.當所述輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時，響應(yīng)來自所述FTPCS的輸出電流；以及b.當所述輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時，響應(yīng)通過所述RTPCS的輸出電流。
7.如權(quán)利要求3所述的方法，包含向第一鎖存器提供第一控制字，第一鎖存器向所述FTPCS提供第一可變控制信號；以及向第二鎖存器提供第二控制字，第二鎖存器向所述RTPCS提供第二可變控制信號。
8.如權(quán)利要求7所述的方法，包含在所述FTPCS中提供FET″手指″，其中每個″手指″由來自所述第一鎖存器中的寄存器的輸出控制；以及在所述第二RTPCS中提供FET″手指″，其中每個″手指″由來自相應(yīng)鎖存器中的寄存器的輸出控制。
9.如權(quán)利要求3所述的方法，包含在所述FTPCS和所述RTPCS中提供電流反射鏡電路；向第一鎖存器提供第一控制字，第一鎖存器向所述第一FTPCS提供第一可變控制信號；向第二鎖存器提供第二控制字，第二鎖存器向所述RTPCS提供第二可變控制信號；以及在FTPCS中提供FET″手指″，其中每個″手指″由來自所述第一鎖存器中的寄存器的輸出控制；以及在所述RTPCS中提供FET″手指″，其中每個″手指″由來自相應(yīng)鎖存器中的寄存器的輸出控制。
10.如權(quán)利要求9所述的方法，包含將電容器連接在所述節(jié)點和參考電位之間。
11.如權(quán)利要求9所述的方法，包含將電容器連接在所述節(jié)點和參考電位之間；以及提供Schmitt觸發(fā)器電路作為所述第二反相器。
12.如權(quán)利要求9所述的方法，包含在所述FTPCS和所述RTPCS中提供電流反射鏡電路。
13.如權(quán)利要求9所述的方法，還包含向第一鎖存器提供第一控制字，第一鎖存器向所述FTPCS提供第一可變控制信號；以及向第二鎖存器提供第二控制字，第二鎖存器向所述RTPCS提供第二可變控制信號。
14.如權(quán)利要求13所述的方法，包含在所述FTPCS中提供FET″手指″，其中每個″手指″由來自所述第一鎖存器中的寄存器的輸出控制；以及在所述RTPCS中提供FET″手指″，其中每個″手指″由來自相應(yīng)鎖存器中的寄存器的輸出控制。
15.一種在可編程延遲單元中提供雙邊編程的方法，包括以下步驟提供具有信號輸入端、信號輸出端、PSPC連接線和NSPC連接線的緩沖器控制電路；提供P側(cè)可編程電流(PSPC)源，所述P側(cè)可編程電流(PSPC)源具有PSPC輸入和通過所述PSPC連接線連接到所述緩沖器的PSPC電流線；提供N側(cè)(NS)鎖存器，其適于接收N側(cè)控制字的輸入和N側(cè)寫信號，以及作為所述N側(cè)控制字的函數(shù)的N側(cè)開關(guān)信號的輸出；所述NS鎖存器提供作為所述N側(cè)控制字的函數(shù)的N側(cè)開關(guān)信號的輸出，其中所述N側(cè)開關(guān)信號的輸出提供給所述PSPC源的所述輸入；提供N側(cè)可編程電流(NSPC)源，其具有NSPC源輸入和通過所述NSPC連接線連接到所述緩沖器的NSPC電流線；提供P側(cè)(PS)鎖存器，其適于接收P側(cè)控制字的輸入和P側(cè)寫信號，以及作為所述P側(cè)控制字的函數(shù)的P側(cè)開關(guān)信號的輸出；以及所述PS鎖存器提供作為所述P側(cè)控制字的函數(shù)的P側(cè)開關(guān)信號的輸出，其中所述N側(cè)開關(guān)信號的所述輸出提供給所述PSPC源的所述輸入。
16.如權(quán)利要求15所述的方法，其中所述緩沖器控制電路包含第一反相器和第二反相器。
17.如權(quán)利要求15所述的方法，包括提供包含均具有輸入端和輸出端的第一反相器和第二反相器的所述緩沖器控制電路，其中所述第一反相器具有第一輸入端和第一輸出端，所述第二反相器具有第二輸入端和第二輸出端；當所述輸入信號從邏輯″高″轉(zhuǎn)變到邏輯″低″時，使所述第一反相器響應(yīng)所述第一PSPC源以在所述第一PSPC源和所述第一輸出之間連通；當所述輸入信號從邏輯″低″轉(zhuǎn)變到邏輯″高″時，使所述第一反相器響應(yīng)所述第二PSPC源以在所述第二PSPC源和所述第一輸出之間連通；將所述第一反相器的所述第一輸出端連接到與所述第二反相器的所述第二輸入端相連的節(jié)點；以及所述第二反相器在其所述第二輸出端上提供輸出信號。
18.如權(quán)利要求15所述的方法，包括在所述第一反相器中提供PMOS FET和NMOS FET，其源漏極電路的第一端連接到所述第一反相器的所述輸出端；將所述第一反相器的所述輸入端連接到所述PMOS FET和所述NMOS FET的柵電極。
19.如權(quán)利要求18所述的方法，包含將所述PMOS FET和所述NMOS FET的所述源漏極電路的相對端連接到所述第一PSPC源和所述第二PSPC源的輸出端。
20.一種雙邊可編程延遲單元，包括適于接收緩沖器輸入信號的緩沖器電路，其中所述緩沖器輸入信號在輸入信號下降時間下降，并且所述緩沖器輸入信號在輸入信號上升時間上升；所述緩沖器電路適于在輸出信號下降時間提供下降的緩沖器輸出信號，并且在輸出信號上升時間提供上升的緩沖器輸出信號；可變的下降時間控制輸入；可變的上升時間控制輸入；下降時間可編程控制源(FTPCS)，用于根據(jù)所述下降時間控制輸入將可變FTPCS信號編程到所述緩沖器電路；上升時間可編程控制源(RTPCS)，用于根據(jù)所述上升時間控制輸入將可變RTPCS信號編程到所述緩沖器電路；所述緩沖器電路根據(jù)所述可變FTPCS信號提供在所述輸入信號下降時間和所述輸出信號下降時間之間有下降時間延遲的所述緩沖器輸出信號；以及所述緩沖器電路根據(jù)所述可變RTPCS信號提供在所述輸入信號上升時間和所述輸出信號上升時間之間有上升時間延遲的所述緩沖器輸出信號。
全文摘要
一種對雙邊可編程延遲單元進行編程的方法和裝置，其響應(yīng)具有上升時間和下降時間的輸入信號，包含接收輸入信號和提供輸出信號的緩沖器，所述輸出信號在輸出信號的上升和下降時間之間有經(jīng)過編程的可變延遲。可編程控制源(PCS)向緩沖器提供單獨的控制輸入。當輸入信號從高變到低時，F(xiàn)TPCS對緩沖器中的電容器充電以調(diào)整緩沖器輸出信號下降之前的時間延遲。當輸入信號從低變到高時，RTPCS對緩沖器中的電容器放電以調(diào)整緩沖器輸出信號上升之前的時間延遲。
文檔編號H03K5/13GK1625054SQ20041008709
公開日2005年6月8日 申請日期2004年10月26日 優(yōu)先權(quán)日2003年12月4日
發(fā)明者馮凱棣, 吳鴻飛 申請人:國際商業(yè)機器公司