令，并且根據(jù)主機(jī)系統(tǒng)1000的指令在可復(fù)寫式非易失性存儲(chǔ)器模塊106中進(jìn)行數(shù)據(jù)的寫入、讀取與抹除等運(yùn)作。
[0123]可復(fù)寫式非易失性存儲(chǔ)器模塊106是電性連接至存儲(chǔ)器控制電路單元104，并且用以儲(chǔ)存主機(jī)系統(tǒng)1000所寫入的數(shù)據(jù)。在本范例實(shí)施例中，可復(fù)寫式非易失性存儲(chǔ)器模塊106為多階存儲(chǔ)單元(Multi Level Cell，簡(jiǎn)稱MLC) NAND型快閃存儲(chǔ)器模塊(即，一個(gè)存儲(chǔ)單元中可儲(chǔ)存2個(gè)比特?cái)?shù)據(jù)的快閃存儲(chǔ)器模塊)。然而，本發(fā)明不限于此，可復(fù)寫式非易失性存儲(chǔ)器模塊106也可是單階存儲(chǔ)單元(Single Level Cell，簡(jiǎn)稱SLC)NAND型快閃存儲(chǔ)器模塊(即，一個(gè)存儲(chǔ)單元中可儲(chǔ)存I個(gè)比特?cái)?shù)據(jù)的快閃存儲(chǔ)器模塊)、復(fù)數(shù)階存儲(chǔ)單元(TrinaryLevel Cell，簡(jiǎn)稱TLC)NAND型快閃存儲(chǔ)器模塊(即，一個(gè)存儲(chǔ)單元中可儲(chǔ)存3個(gè)比特?cái)?shù)據(jù)的快閃存儲(chǔ)器模塊)、其他快閃存儲(chǔ)器模塊或其他具有相同特性的存儲(chǔ)器模塊。
[0124]圖6是根據(jù)一范例實(shí)施例所示出的可復(fù)寫式非易失性存儲(chǔ)器模塊的概要方塊圖。
[0125]請(qǐng)參照?qǐng)D6，可復(fù)寫式非易失性存儲(chǔ)器模塊106包括存儲(chǔ)單元陣列2202、字符線控制電路2204、比特線控制電路2206、行解碼器(coIumn decoder) 2208、數(shù)據(jù)輸入/輸出緩沖器2210與控制電路2212。
[0126]圖7是根據(jù)一范例實(shí)施例所示出的存儲(chǔ)單元陣列的示意圖。
[0127]請(qǐng)參照?qǐng)D6與圖7，存儲(chǔ)單元陣列2202包括用以儲(chǔ)存數(shù)據(jù)的多個(gè)存儲(chǔ)單元702、多個(gè)選擇柵漏極(select gate drain,簡(jiǎn)稱S⑶)電晶體712與多個(gè)選擇柵源極(select gatesource，簡(jiǎn)稱SGS)電晶體714、以及連接此些存儲(chǔ)單元的多條比特線704、多條字符線706、與共用源極線708(如圖7所示)。存儲(chǔ)單元702是以陣列方式配置在比特線704與字符線706的交叉點(diǎn)上。當(dāng)從存儲(chǔ)器控制電路單元104接收到寫入指令或讀取指令時(shí)，控制電路2212會(huì)控制字符線控制電路2204、比特線控制電路2206、行解碼器2208、數(shù)據(jù)輸入/輸出緩沖器2210來寫入數(shù)據(jù)至存儲(chǔ)單元陣列2202或從存儲(chǔ)單元陣列2202中讀取數(shù)據(jù)，其中字符線控制電路2204用以控制施予至字符線706的電壓，比特線控制電路2206用以控制施予至比特線704的電壓，行解碼器2208依據(jù)指令中的解碼列地址以選擇對(duì)應(yīng)的比特線，并且數(shù)據(jù)輸入/輸出緩沖器2210用以暫存數(shù)據(jù)。
[0128]可復(fù)寫式非易失性存儲(chǔ)器模塊106中的存儲(chǔ)單元是以多種柵極電壓來代表多比特(bits)的數(shù)據(jù)。具體來說，存儲(chǔ)單元陣列2202的每一存儲(chǔ)單元具有多個(gè)狀態(tài)，并且此些狀態(tài)是以多個(gè)讀取電壓來區(qū)分。
[0129]圖8是根據(jù)一范例實(shí)施例所示出儲(chǔ)存于存儲(chǔ)單元陣列中的寫入數(shù)據(jù)所對(duì)應(yīng)的柵極電壓的統(tǒng)計(jì)分配圖。
[0130]請(qǐng)參照?qǐng)D8，以MLC NAND型快閃存儲(chǔ)器為例，每一存儲(chǔ)單元中的柵極電壓可依據(jù)第一預(yù)設(shè)讀取電壓VA、第二預(yù)設(shè)讀取電壓VB與第三預(yù)設(shè)讀取電壓VC而區(qū)分為4種儲(chǔ)存狀態(tài)，并且此些儲(chǔ)存狀態(tài)分別地代表〃11〃、〃10〃、〃00〃與"01"。換言之，每一個(gè)儲(chǔ)存狀態(tài)包括最低有效比特(Least Significant Bit,LSB)以及最高有效比特(Most Significant Bit,MSB)。在本范例實(shí)施例中，儲(chǔ)存狀態(tài)(即，〃 11〃、〃10〃、〃00〃與"01")中從左側(cè)算起的第I個(gè)比特的值為L(zhǎng)SB，而從左側(cè)算起的第2個(gè)比特的值為MSB。因此，在第一范例實(shí)施例中，每一存儲(chǔ)單元可儲(chǔ)存2個(gè)比特?cái)?shù)據(jù)。必須了解的是，圖8所示出的柵極電壓及其儲(chǔ)存狀態(tài)的對(duì)應(yīng)僅為一個(gè)范例。在本發(fā)明另一范例實(shí)施例中，柵極電壓與儲(chǔ)存狀態(tài)的對(duì)應(yīng)也可是隨著柵極電壓越大而以〃11〃、"10"、"01〃與"00〃排列?；蛘撸瑬艠O電壓所對(duì)應(yīng)的儲(chǔ)存狀態(tài)也可為對(duì)實(shí)際儲(chǔ)存值進(jìn)行映射或反相后的值，此外，在另一范例時(shí)實(shí)例中，也可定義從左側(cè)算起的第I個(gè)比特的值為MSB，而從左側(cè)算起的第2個(gè)比特的值為L(zhǎng)SB。
[0131]在每一存儲(chǔ)單元可儲(chǔ)存2個(gè)比特?cái)?shù)據(jù)的例子中，同一條字符線上的存儲(chǔ)單元會(huì)構(gòu)成2個(gè)實(shí)體程序化單元(即，下實(shí)體程序化單元與上實(shí)體程序化單元)的儲(chǔ)存空間。也就是說，每一存儲(chǔ)單元的LSB是對(duì)應(yīng)下實(shí)體程序化單元，并且每一存儲(chǔ)單元的MSB是對(duì)應(yīng)上實(shí)體程序化單元。此外，在存儲(chǔ)單元陣列2202中數(shù)個(gè)實(shí)體程序化單元會(huì)構(gòu)成一個(gè)實(shí)體抹除單元，并且實(shí)體抹除單元為執(zhí)行抹除運(yùn)作的最小單位。也即，每一實(shí)體抹除單元含有最小數(shù)目之一并被抹除的存儲(chǔ)單元。
[0132]存儲(chǔ)單元陣列2202的存儲(chǔ)單元的數(shù)據(jù)寫入(或稱為程序化)是利用施予一特定端點(diǎn)的電壓，例如是控制柵極電壓來改變柵極中的一電荷補(bǔ)捉層的電子量，因而改變了存儲(chǔ)單元的通道的導(dǎo)通狀態(tài)，以呈現(xiàn)不同的儲(chǔ)存狀態(tài)。例如，當(dāng)下實(shí)體程序化單元的數(shù)據(jù)為I且上實(shí)體程序化單元的數(shù)據(jù)為I時(shí)，控制電路2212會(huì)控制字符線控制電路2204不改變存儲(chǔ)單元中的柵極電壓，而將存儲(chǔ)單元的儲(chǔ)存狀態(tài)保持為"11"。當(dāng)下實(shí)體程序化單元的數(shù)據(jù)為I且上實(shí)體程序化單元的數(shù)據(jù)為O時(shí)，字符線控制電路2204會(huì)在控制電路2212的控制下改變存儲(chǔ)單元中的柵極電壓，而將存儲(chǔ)單元的儲(chǔ)存狀態(tài)改變?yōu)?10"。當(dāng)下實(shí)體程序化單元的數(shù)據(jù)為O且上實(shí)體程序化單元的數(shù)據(jù)為O時(shí)，字符線控制電路2204會(huì)在控制電路2212的控制下改變存儲(chǔ)單元中的柵極電壓，而將存儲(chǔ)單元的儲(chǔ)存狀態(tài)改變?yōu)?00"。并且，當(dāng)下實(shí)體程序化單元的數(shù)據(jù)為O且上實(shí)體程序化單元的數(shù)據(jù)為I時(shí)，字符線控制電路2204會(huì)在控制電路2212的控制下改變存儲(chǔ)單元中的柵極電壓，而將存儲(chǔ)單元的儲(chǔ)存狀態(tài)改變?yōu)?01"。
[0133]圖9是根據(jù)一范例實(shí)施例所示出的程序化存儲(chǔ)單元的示意圖。
[0134]請(qǐng)參照?qǐng)D9，在本范例實(shí)施例中，存儲(chǔ)單元的程序化是通過脈沖寫入/驗(yàn)證臨界電壓方法來完成。具體來說，欲將數(shù)據(jù)寫入至存儲(chǔ)單元時(shí)，存儲(chǔ)器控制電路單元104會(huì)設(shè)定初始寫入電壓以及寫入電壓脈沖時(shí)間，并且指示可復(fù)寫式非易失性存儲(chǔ)器模塊106的控制電路2212使用所設(shè)定的初始寫入電壓以及寫入電壓脈沖時(shí)間來程序化存儲(chǔ)單元，以進(jìn)行數(shù)據(jù)的寫入。之后，存儲(chǔ)器控制電路單元104會(huì)使用驗(yàn)證電壓來對(duì)存儲(chǔ)單元進(jìn)行驗(yàn)證，以判斷存儲(chǔ)單元是否已處于正確的儲(chǔ)存狀態(tài)。若存儲(chǔ)單元未被程序化至正確的儲(chǔ)存狀態(tài)時(shí)，存儲(chǔ)器控制電路單元104指示控制電路2212以目前施予的寫入電壓加上一增量階躍脈沖程序(Incremental-step-pulse programming,簡(jiǎn)稱ISPP)調(diào)整值作為新的寫入電壓(也稱為重復(fù)寫入電壓)并且依據(jù)新的寫入電壓與寫入電壓脈沖時(shí)間再次來程序化存儲(chǔ)單元。反之，若存儲(chǔ)單元已被程序化至正確的儲(chǔ)存狀態(tài)時(shí)，則表示數(shù)據(jù)已被正確地寫入至存儲(chǔ)單元。例如，初始寫入電壓會(huì)被設(shè)定為16伏特(Voltage,簡(jiǎn)稱V),寫入電壓脈沖時(shí)間會(huì)被設(shè)定為18微秒(microseconds,簡(jiǎn)稱μ S )并且增量階躍脈沖程序調(diào)整值被設(shè)定為0.6V,但本發(fā)明不限于此。
[0135]圖10是根據(jù)一范例實(shí)施例所示出的從存儲(chǔ)單元中讀取數(shù)據(jù)的示意圖，其是以MLCNAND型快閃存儲(chǔ)器為例。
[0136]請(qǐng)參照?qǐng)D10，存儲(chǔ)單元陣列2202的存儲(chǔ)單元的讀取運(yùn)作是通過施予讀取電壓于控制閘(control gate),通過存儲(chǔ)單元的通道(存儲(chǔ)單元用以電連接比特線與源極線的路徑，例如是存儲(chǔ)單元源極至漏極間的路徑)的導(dǎo)通狀態(tài)，來識(shí)別存儲(chǔ)單元儲(chǔ)存的數(shù)據(jù)。在讀取下實(shí)體程序化單元的數(shù)據(jù)的運(yùn)作中，字符線控制電路2204會(huì)使用第一預(yù)設(shè)讀取電壓VA作為讀取電壓來施予至存儲(chǔ)單元并且依據(jù)存儲(chǔ)單元的通道是否導(dǎo)通和對(duì)應(yīng)的表達(dá)式(I)來判斷下實(shí)體程序化單元的數(shù)據(jù)的值:
[0137]LSB= (VA) Lower_prel (I)
[0138]其中(VA) Lower_preI表示通過施予第一預(yù)設(shè)讀取電壓VA而獲得的第I下實(shí)體程序化單元驗(yàn)證值。
[0139]例如，當(dāng)?shù)谝活A(yù)設(shè)讀取電壓VA小于存儲(chǔ)單元的柵極電壓時(shí)，存儲(chǔ)單元的通道不會(huì)導(dǎo)通并輸出值“O”的第I下實(shí)體程序化單元驗(yàn)證值，由此LSB會(huì)被識(shí)別處于第一狀態(tài)為O。例如，當(dāng)?shù)谝活A(yù)設(shè)讀取電壓VA大于存儲(chǔ)單元的柵極電壓時(shí)，存儲(chǔ)單元的通道會(huì)導(dǎo)通并輸出值“I”的第I下實(shí)體程序化單元驗(yàn)證值，由此，此LSB會(huì)被識(shí)別處于第二狀態(tài)為I。在此，第一狀態(tài)被識(shí)別為“O”并且第二狀態(tài)被識(shí)別為“I”。也就是說，用以呈現(xiàn)LSB為I的柵極電壓與用以呈現(xiàn)LSB為O的柵極電壓可通過第一預(yù)設(shè)讀取電壓VA而被區(qū)分。
[0140]在讀取上實(shí)體程序化單元數(shù)據(jù)的運(yùn)作中，字符線控制電路2204會(huì)分別地使用第二預(yù)設(shè)讀取電壓VB與第三預(yù)設(shè)讀取電壓VC作為讀取電壓來施予至存儲(chǔ)單元并且依據(jù)存儲(chǔ)單元的通道是否導(dǎo)通和對(duì)應(yīng)的表達(dá)式(2)來判斷上實(shí)體程序化單元數(shù)據(jù)的值:
[0141]MSB=((VB)Upper_pre2)X0R (?(VC) Upper_prel) (2)
[0142]其中(VC)Upper_prel表示通過施予第三預(yù)設(shè)讀取電壓VC而獲得的第I上實(shí)體程序化單元驗(yàn)證值，并且(VB)Upper_pre2表示通過施予第二預(yù)設(shè)讀取電壓VB而獲得的第2上實(shí)體程序化單元驗(yàn)證值，其中符號(hào)“?”代表反相。此外，在本范例實(shí)施例中，當(dāng)?shù)谌A(yù)設(shè)讀取電壓VC小于存儲(chǔ)單元的柵極電壓時(shí)，存儲(chǔ)單元的通道不會(huì)導(dǎo)通并輸出值’O’的第I上實(shí)體程序化單元驗(yàn)證值((VC)Upper_prel),當(dāng)?shù)诙A(yù)設(shè)讀取電壓VB小于存儲(chǔ)單元的柵極電壓時(shí)，存儲(chǔ)單元的通道不會(huì)導(dǎo)通并輸出值“O”的第2上實(shí)體程序化單元驗(yàn)證值((VB)Upper_pre2)。
[0143]因此，依照表達(dá)式(2)，當(dāng)?shù)谌A(yù)設(shè)讀取電壓VC與第二預(yù)設(shè)讀取電壓VB皆小于存儲(chǔ)單元的柵極電壓時(shí)，在施予第三預(yù)設(shè)讀取電壓VC下存儲(chǔ)單元的通道不會(huì)導(dǎo)通并輸出值“O”的第I上實(shí)體程序化單元驗(yàn)證值并且在施予第二預(yù)設(shè)讀取電壓VB下存儲(chǔ)單元的通道不會(huì)導(dǎo)通并輸出值“O”的第2上實(shí)體程序化單元驗(yàn)證值。此時(shí)，MSB會(huì)被識(shí)別為處于第二狀態(tài)，即，“I”。
[0144]例如，當(dāng)?shù)谌A(yù)設(shè)讀取電壓VC大于存儲(chǔ)單元的柵極電壓且第二預(yù)設(shè)讀取電壓VB小于存儲(chǔ)單元的柵極電壓時(shí)，在施予第三預(yù)設(shè)讀取電壓VC下存儲(chǔ)單元的通道會(huì)導(dǎo)通并輸出值’ I’的第I上實(shí)體程序化單元驗(yàn)證值，并且在施予第二預(yù)設(shè)讀取電壓VB下存儲(chǔ)單元的通道不會(huì)導(dǎo)通并輸出值“O”的第2上實(shí)體程序化單元驗(yàn)證值。此時(shí)，MSB會(huì)被識(shí)別為處于第一狀態(tài)，即，“O”。
[0145]例如，當(dāng)?shù)谌A(yù)設(shè)讀取電壓VC與第二預(yù)設(shè)讀取電壓VB皆大于存儲(chǔ)單元的柵極電壓時(shí)，在施予第三預(yù)設(shè)讀取電壓VC下，存儲(chǔ)單元的通道會(huì)導(dǎo)通并輸出值“ I ”的第I上實(shí)體程序化單元驗(yàn)證值，并且在施予第二預(yù)設(shè)讀取電壓VB下存儲(chǔ)單元的通道會(huì)導(dǎo)通并輸出值’ I’的第2上實(shí)體程序化單元驗(yàn)證值。此時(shí)，MSB會(huì)被識(shí)別為處于第二狀態(tài)，即，“I”。
[0146]必須了解的是，盡管本發(fā)明是以MLC NAND型快閃存儲(chǔ)器來作說明。然而，本發(fā)明不限于此，其他多層存儲(chǔ)單元NAND型快閃存儲(chǔ)器也可依據(jù)上述原理進(jìn)行數(shù)據(jù)的讀取。
[0147]例如，以TLC NAND型快閃存儲(chǔ)器為例(如圖11所示)，圖11是根據(jù)另一范例實(shí)施例所示出的從存儲(chǔ)單元中讀取數(shù)據(jù)的示意圖。每一個(gè)儲(chǔ)存狀態(tài)包括左側(cè)算起的第I個(gè)比特的最低有效比特LSB、從左側(cè)算起的第2個(gè)比特的中間有效比特(Center SignificantBit，簡(jiǎn)稱CSB)以及從左側(cè)算起的第3個(gè)比特的最高有效比特MSB，其中LSB對(duì)應(yīng)下實(shí)體程序化單元，CSB對(duì)應(yīng)中實(shí)體程序化單元，MSB對(duì)應(yīng)上實(shí)體程序化單元。在此范例中，每一存儲(chǔ)單元中的柵極電壓可依據(jù)第一預(yù)設(shè)讀取電壓VA、第二預(yù)設(shè)讀取電壓VB、第三預(yù)設(shè)讀取電壓VC、第四預(yù)設(shè)讀取電壓VD、第五預(yù)設(shè)讀取電壓VE、第六預(yù)設(shè)讀取電壓VF與第七預(yù)設(shè)讀取電壓 VG 而區(qū)分為 8 種儲(chǔ)存狀態(tài)(即，〃111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。
[0148]圖12A、圖12B與圖12C是根據(jù)一范例實(shí)施例所示出的管理實(shí)體抹除單元的范例示意圖。
[0149]請(qǐng)參照?qǐng)D12A，存儲(chǔ)器控制電路單元104(或存儲(chǔ)器管理電路202)會(huì)以實(shí)體程序化單元為單位來對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊106的存儲(chǔ)單元702進(jìn)行寫入運(yùn)作并且