存儲器接口裝置以及集成電路裝置的制造方法
【技術(shù)領(lǐng)域】
[0001 ] 本實用新型涉及存儲器接口裝置以及集成電路裝置。
【背景技術(shù)】
[0002]在存儲系統(tǒng)中，存在兩大類存儲器。這些類中包括低延遲存儲器。低延遲存儲器具有有效的無限耐久性或使用周期，不會由于時間或重復(fù)的存取而退化。此外，這些類中還包括相對較長延遲的存儲器，其不具備無限的耐久性或使用周期，并且會隨著時間或重復(fù)的存取而退化。存儲單元的開發(fā)趨勢在于，由于處理技術(shù)的提高以及對更大存儲容量的需求，單元已經(jīng)被不斷的縮小。這必然導(dǎo)致存取晶體管和存儲電容器的尺寸縮小，從而會引發(fā)若干局限性。例如，每個存取晶體管表現(xiàn)出漏電，這產(chǎn)生將存儲電容器的存儲電荷緩慢地流失掉。這種漏電特性一以及由此的每個單元的數(shù)據(jù)保持時間一在不同的晶體管之間會有差別；然而，這種差別會隨著存取晶體管尺寸的縮小而增加。另一個問題是，縮小的存儲單元會導(dǎo)致更小的存儲電容器，因此會減小存儲的容量。這又會不利地影響到單元的數(shù)據(jù)保持時間特性。
【實用新型內(nèi)容】
[0003]根據(jù)本實用新型的實施方式，提供一種存儲器接口裝置，所述存儲器接口裝置包括:地址輸入端，從主機(jī)控制器的地址流中接收地址信息；地址輸出端，耦接至多個存儲器裝置和多路復(fù)用器；地址匹配表，包括與備用存儲器位置相對應(yīng)的至少一個修正地址；控制模塊，耦接至所述地址匹配表和所述多路復(fù)用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且將替代所述地址匹配表中的識別的不良地址的修正地址傳輸至所述多路復(fù)用器，其中所述地址輸出端將地址信息驅(qū)動至多個存儲器設(shè)備。
[0004]其中，所述存儲器接口裝置從寄存器裝置、緩存器裝置、高級存儲緩存器或板載緩存器中選擇。
[0005]其中，所述多個存儲器裝置包括多個DRAM裝置或多個閃存裝置。
[0006]其中，所述地址匹配表包括多個不良地址信息以及多個備用存儲器位置，所述多個不良地址信息中的每個與所述多個備用存儲器位置中的一個相關(guān)聯(lián)。
[0007]其中，所述多個不良地址信息中的每個包括:序列ID、塊ID、芯片ID、行地址以及列地址。
[0008]其中，所述多個備用存儲器位置中的每個包括第I列、第2列以及第η列。
[0009]其中，所述地址匹配表包括SRAM單元陣列。
[0010]其中，所述地址匹配表接收不良地址信息，并且移動所述備用存儲器位置以替換與所述不良地址信息相關(guān)聯(lián)的不良地址。
[0011]其中，所述控制模塊是命令和地址控制模塊；以及其中所述控制模塊與所述地址匹配表集成在一起。
[0012]其中，所述控制模塊進(jìn)一步包括輸入接收器模塊或控制和狀態(tài)寄存器模塊。
[0013]其中，所述控制模塊進(jìn)一步包括輸入命令、輸入地址以及輸入芯片-選擇解碼器豐旲塊。
[0014]該存儲器接口裝置進(jìn)一步包括奇偶校驗?zāi)K、信號反轉(zhuǎn)模塊、信號延遲模塊、PLL、命令和地址控制模塊、輸入緩存終止模塊、時鐘停止休眠模塊以及重置模塊。
[0015]其中，所述存儲器接口裝置耦接至多個DRAM裝置，所述多個DRAM裝置中的每個包括:多個地址輸入端；多個控制輸入端；多個數(shù)據(jù)輸入/輸出端；多個存儲器陣列，所述多個存儲器陣列中的每個包括多個存儲單元，所述多個存儲單元中的每個耦接至數(shù)據(jù)輸入/輸出端；以及備用組，包括多個備用存儲單元，使用所述地址匹配表能夠從外部對所述多個備用存儲單元中的每個進(jìn)行尋址。
[0016]其中，所述備用組包括備用彳丁、備用列以及備用塊。
[0017]根據(jù)本實用新型的另一實施方式，提供一種集成電路裝置，所述集成電路裝置包括:地址輸入端，為從地址流接收地址信息；地址輸出端，耦接至多個存儲器設(shè)備和多路復(fù)用器；地址匹配表，包括與備用存儲器位置對應(yīng)的至少一個修正地址；以及控制模塊，耦接至所述地址匹配表和所述多路復(fù)用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且將替代所述地址匹配表中的識別的不良地址的修正地址傳輸至所述多路復(fù)用器，其中所述地址輸出端將地址信息驅(qū)動至多個存儲器設(shè)備。
[0018]根據(jù)本實用新型的另一實施方式，提供一種DRAM集成電路裝置，所述DRAM集成電路裝置包括:多個常規(guī)地址輸入端；至少一個備用地址，具有“已選”模式或“未選”模式；多個控制輸入端；多個數(shù)據(jù)輸入端；多個數(shù)據(jù)輸出端；多個存儲器陣列，所述多個存儲器陣列中的每個包括多個存儲單元，每個存儲單元包括與存取晶體管耦接的存儲電容器，所述多個存儲單元中的每個被耦接至數(shù)據(jù)輸入端/輸出端；以及
[0019]存儲單元備用列，包括多個備用存儲單元，多個存儲單元備用列中的每個使用所述地址匹配表是能夠被從外部尋址的并且具有備用地址輸入端，由此所述備用地址輸入端被耦接至所述地址匹配表以存取所述存儲單元備用列。
[0020]17.根據(jù)權(quán)利要求16所述的DRAM集成電路裝置，其中，所述存儲單元備用列包括:第一備用列、第二備用列、第三備用列、第四備用列、第五備用列、第六備用列以及第七備用列；其中所述至少一個備用地址輸入端包括:第一備用地址輸入端、第二備用地址輸入端以及第三備用地址輸入端；并且所述裝置進(jìn)一步包括:
[0021]編碼的命令和地址總線，具有共享的命令信號和地址信號，
[0022]內(nèi)部數(shù)據(jù)輸入?yún)⒖茧妷弘娐?，命令和地址奇偶校驗電路，重置輸入信號，或被讀出的一組多用途狀態(tài)寄存器。
[0023]在實施方式中，本實用新型提供一種存儲器接口裝置。所述裝置包括地址輸入端、地址輸出端、地址匹配表、控制模塊以及多路復(fù)用器。在【具體實施方式】中，所述存儲器接口裝置能夠從寄存器裝置、緩存裝置、高級存儲緩存器、板載緩沖器裝置、存儲器控制器等以及它們的組合中選取。
[0024]地址輸入端可被配置為從主機(jī)控制器或處理元件的地址流中接收地址信息，而地址輸出端可耦接到多個存儲器裝置或其他的存儲器接口裝置，并且被配置為驅(qū)動地址信息。在【具體實施方式】中，該多個存儲器裝置可以包括多個DRAM裝置、閃存裝置或者其他類似的存儲器裝置。此外，多路復(fù)用器可以是MUX或DEMUX，并且可耦接到地址輸入端和地址輸出端。
[0025]地址匹配表可包括SRAM單元陣列或者類似結(jié)構(gòu)。在【具體實施方式】中，這個地址匹配表可包括多個不良地址信息以及多個備用的存儲器位置。多個不良地址信息中的每一個能夠與多個備用存儲器位置中的一個關(guān)聯(lián)。多個不良地址信息中的每一個可包括序列ID、塊ID、芯片ID、行地址和列地址。此外，還包括諸如偏移ID的另外的參數(shù)。多個備用存儲器位置中的每一個能夠包括第一列、第二列、……、以及第η列。根據(jù)設(shè)計和相關(guān)應(yīng)用，可使用不同數(shù)目和配置的備用存儲器位置。地址匹配表可被配置為接收不良地址信息，以及并可被配置為傳輸備用存儲器位置以替換與不良地址信息相關(guān)的不良地址。
[0026]控制模塊可以是命令和地址模塊，或者類似。該控制模塊可與地址匹配表集成在一起。在【具體實施方式】中，該控制模塊可被配置為在運(yùn)行時操作期間從來自耦接至主機(jī)控制器的地址命令總線的地址流中確定地址信息。該控制模塊可被配置為比較地址流中的每個地址，并且配置為確定每個地址是否與地址匹配表中的存儲地址相匹配，從而識別不良地址?？刂颇K還被配置為采用備用存儲器位置的修正地址來替代不良地址。
[0027]在【具體實施方式】中，控制模塊包括輸入接收器模塊或控制和狀態(tài)寄存器模塊。控制模塊還可包括輸入命令、輸入地址以及輸入芯片-選擇解碼器模塊。在存儲器接口裝置中還可包括其他組件，例如奇偶校驗?zāi)K、信號反轉(zhuǎn)模塊、信號延遲模塊、PLL(鎖相環(huán))、命令和地址控制模塊、輸入緩存終止模塊、時鐘停止休眠模塊、重置模塊等。
[0028]在【具體實施方式】中，存儲器接口裝置可被耦接自多個DRAM裝置。這些DRAM裝置中的每個包括多個地址輸入端、多個控制輸入端、多個數(shù)據(jù)輸入/輸出端、多個存儲器陣列以及備用組。多個存儲器陣列中的每個可包括多個存儲單元，每個存儲單元可耦接至數(shù)據(jù)輸入/輸出端。備用組可包括多個備用存儲單元?？墒褂玫刂菲ヅ浔韽耐獠繉@些備用存儲單元中的每一個尋