專利名稱：用于可編程邏輯設(shè)備的雙增益環(huán)路電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種降低抖動的雙增益鎖相環(huán)電路和延遲鎖定環(huán)路電路，尤其是用于可編程邏輯設(shè)備中的這種電路。
眾所周知在可編程邏輯設(shè)備(“PLD”)上結(jié)合鎖相環(huán)(“PLL”)電路或延遲鎖定環(huán)路(“DLL”)電路。例如，使PLD適應(yīng)各種輸入/輸出標準(其中一些需要很精確的高速時鐘)已變得平常。提供這種時鐘的一個方法是在PLD上提供PLL或DLL電路。為方便起見，適當時PLL和DLL將被通稱為“環(huán)路電路”。
基本PLL包括串聯(lián)連接的相位頻率檢測器(“PFD”)、電荷泵、環(huán)路濾波器和壓控振蕩器(“VCO”)。所述輸入或基準頻率是所述PFD的一個輸入。VCO的輸出，即PLL的輸出，也反饋到PFD的另一個輸入上。如果沒有將所述反饋信號鎖定到所述輸入基準信號，那么所述PFD輸出將為一其正負表示所述輸出是超前還是延后，其大小表示超前或延后的量的信號(電壓)。該信號由所述電荷泵和環(huán)路濾波器濾波后被輸入到所述VCO，從而使輸出頻率改變。最后，所述輸出信號將鎖定到所述輸入基準值信號的相位。在這個簡單的例子里，所述輸出信號也將鎖定到所述輸入基準值信號的頻率，但在大多數(shù)PLL中，PLL的輸入和輸出計數(shù)器用來分頻所述輸入頻率，而在所述反饋環(huán)路中的計數(shù)器/除法器用來倍乘所述輸入頻率。因而所述輸出信號的頻率可以是所述輸入頻率的任何合理倍數(shù)，但是被鎖相到所述輸入頻率。
然而，VCO通常有顯著的電壓增益，該電壓增益可以和其工作的頻率范圍有關(guān)。結(jié)果，由工藝、溫度和供電波動或其他噪聲源引起的所述輸入和反饋信號的輕微變化，被所述PLL極大地放大了，結(jié)果導(dǎo)致通常稱為“抖動”的輸出信號變化。
例如，使用90納米集成電路技術(shù)構(gòu)造PLL，為此所最小預(yù)期頻率是fmin＝300MHz，最大預(yù)期頻率是fmax＝1000MHZ，
供電電壓是Vcc＝1.2V，和設(shè)備飽和電壓是VDSsat＝0.2V，VCO增益、KVCO可以這樣估算KVCO＝(fmax-fmin)/(Vcc-2VDSsat)＝(1000-300)/(1.2-0.4)＝875MHz/V。
因此，即使輸入信號有1毫伏的變化可以導(dǎo)致輸出頻率近乎1MHz的變化。迄今所涉及的電壓范圍通常是相同的范圍，所述增益實際是要求工作范圍的函數(shù)，這由特定的應(yīng)用決定。
對DLL來說情況是類似的?；綝LL包括串聯(lián)連接的相位檢測器(“PD”)、電荷泵、環(huán)路濾波器和壓控延遲線(“VCDL”)。輸入或基準信號是所述PD的一個輸入。VCDL的輸出也反饋到所述PD的另一個輸入上。如果所述反饋信號的相位沒有鎖定到所述輸入基準信號的相位，那么所述PD的輸出將是一其正負表示所述輸出是超前還是延后，其大小表示超前或延后的量的信號(電壓)。該信號由所述電荷泵和環(huán)路濾波器濾波后輸入到所述VCDL，延遲其輸出并使其相位改變。最后，所述輸出信號將鎖定到所述輸入基準信號的相位上。不像PLL，DLL并不影響信號的頻率，輸出頻率將自動匹配輸入頻率。
然而，像VCO一樣，VCDL也可以有顯著的電壓增益。因此，就像PLL一樣，由工藝、溫度和供電波動或其他噪聲源引起的所述輸入和反饋信號的輕微變化，可能被所述DLL極大地放大，因此導(dǎo)致輸出信號抖動。
希望能降低所述環(huán)路電路的抖動，而與環(huán)路工作范圍無關(guān)。尤其希望能夠以可編程的方式來控制所述抖動。

發(fā)明內(nèi)容
本發(fā)明能夠通過在環(huán)路濾波器中提供壓控補償組件，例如，在PLL中的壓控振蕩器或在DLL中的壓控延遲線來減少環(huán)路濾波器的抖動，所述壓控補償組件具有低增益輸入和高增益輸入，和兩個獨立的反饋通路，其中一個饋送高增益輸入，另一個饋送低增益輸入。
高增益粗調(diào)反饋通路優(yōu)選包括在PLL情況下是頻率檢測器(“FD”)，在DLL情況下是相位檢測器(“PD”)，和用于向所述補償組件的高增益輸入提供電壓輸入的數(shù)模轉(zhuǎn)換器(“DAC”)。就PLL來說，所述電壓用于粗略地將VCO鎖定在正確的頻率上(在不提供鎖相的情況下，除非偶然)。鎖頻的粗略度優(yōu)選地是可編程調(diào)整的。就DLL來說，所述電壓用于粗略地將所述VCDL鎖定在正確相位上(在DLL中，頻率不是問題)。同樣，鎖相的粗略度優(yōu)選地也是可編程調(diào)整的。
一旦完成粗調(diào)鎖定，優(yōu)選地固定高增益輸入并且優(yōu)選地啟動低增益精調(diào)反饋通路。低增益精調(diào)反饋通路優(yōu)選包括，在PLL情況下是相位-頻率檢測器(“PFD”)，在DLL情況下是第二PD；以及在環(huán)路電路中通常提供的電荷泵和環(huán)路濾波器；在PLL情況下提供對所述輸出頻率的精調(diào)，而且在PLL或DLL中提供相位調(diào)整。然而，所述由低增益精調(diào)反饋通路饋送的補償組件輸入優(yōu)選具有比通過粗調(diào)反饋通路饋送的輸入更低的增益。所以，在反饋信號中的相同變化(例如，如果有供電波動很寬的設(shè)備)，所述低增益精調(diào)反饋通路對輸出相位(在PLL情況下是頻率)的影響，要比在PLL情況下，所述高增益粗調(diào)反饋通路對輸出頻率或在DLL情況下輸出相位的影響要小得多，同理也比在傳統(tǒng)環(huán)路電路的輸出相位(和頻率)的影響要小得多。此外，可以選擇電荷泵和環(huán)路濾波器的濾波特性以更好的處理在所述精調(diào)反饋通路中預(yù)計的各種變化。例如，可以使電荷泵電流比在傳統(tǒng)的環(huán)路電路中的電荷泵電流小得多。
雙增益VCO或VCDL可以由電流控制振蕩器(“CCO”)或電流控制延遲線(“CCDL”)而構(gòu)成，帶有兩個不同的電壓-電流轉(zhuǎn)換器(“V/IS”)，一個較高增益一個較低增益分別用于所述高增益和低增益信號通路。所述兩個V/Is的增益可以是固定的，但優(yōu)選至少其中一個如下面細節(jié)所描述是可控制的或可編程的。
依照本發(fā)明，提供具有用于接收基準信號的輸入端和用于輸出鎖定到所述基準信號的輸出信號的輸出端的環(huán)路電路。所述環(huán)路包括用于產(chǎn)生所述輸出信號的補償組件。高增益粗調(diào)反饋通路饋送所述補償組件，接受基準信號和輸出信號作為輸入，以使補償組件驅(qū)使所述輸出信號在所述基準信號的預(yù)定變化內(nèi)。低增益精調(diào)反饋通路也饋送所述補償組件，接受基準信號和輸出信號作為輸入，并在粗調(diào)反饋通路使所述補償組件驅(qū)使輸出信號在基準信號的預(yù)定變化內(nèi)之后，使補補償組件驅(qū)使輸出鎖定基準信號。
所述環(huán)路電路可以是鎖相環(huán)，在此情況下所述補償組件包括用于產(chǎn)生輸出頻率的振蕩器，所述基準信號是基準頻率信號，并且所述輸出信號具有輸出頻率和輸出相位。高增益粗調(diào)反饋通路接受所述基準頻率和輸出頻率作為輸入，并使振蕩器驅(qū)使所述輸出頻率在基準頻率預(yù)定變化內(nèi)。所述低增益精調(diào)反饋通路接受所述基準頻率和輸出頻率作為輸入，并在所述粗調(diào)反饋通路使所述振蕩器驅(qū)使輸出頻率在所述基準頻率預(yù)定變化內(nèi)之后，使得振蕩器驅(qū)使輸出為鎖定到基準頻率的相位頻率。
所述環(huán)路電路也可以是延遲鎖定環(huán)路，在這種情況下，補償組件包括用于產(chǎn)生相延遲輸出信號的控制延遲線(controlled delay line)。所述基準信號具有輸入相位，并且所述輸出信號具有輸出相位。高增益粗調(diào)反饋通路接受基準信號和輸出信號作為輸入，并使所述控制延遲線驅(qū)使輸出相位在輸入相位預(yù)定變化內(nèi)。低增益精調(diào)反饋通路接受的基準頻率和輸出頻率作為輸入，并在所述粗調(diào)反饋通路使控制延遲線驅(qū)使輸出相位在輸入相位預(yù)定變化內(nèi)之后，使得所述控制延遲線驅(qū)使輸出到鎖定基準輸入信號的相位。


考慮以下詳細說明，連同附圖將闡述本發(fā)明的上述及其它優(yōu)點，其中在所有附圖中同樣的參考符號代表同樣的部分。其中圖1是依照本發(fā)明的鎖相環(huán)電路的一優(yōu)選實施例的框圖；圖2是圖1所示的雙增益壓控振蕩器的一優(yōu)選實施例的框圖；圖3是圖1和2中示出的部分所述雙增益壓控振蕩器的優(yōu)選實施例示意圖；圖4是圖3示出類型的電壓-電流轉(zhuǎn)換器的比例版本的優(yōu)選實施例的一部分的示意圖；圖5是圖1的頻率檢測器的優(yōu)選實施例的框圖；圖6示出了在高增益反饋通路中作為時間的函數(shù)的所述電壓變化示意圖。
圖7示出了圖1的鎖相環(huán)電路的控制電路的部分優(yōu)選實施例的示意圖；圖8是依照本發(fā)明的延遲鎖定環(huán)路電路的一優(yōu)選實施例的框圖；圖9是圖8中示出的雙增益壓控延遲線的優(yōu)選實施例的框圖；圖10示出了依照本發(fā)明的確定粗調(diào)鎖相的優(yōu)選實施例的示意圖；和圖11是使用結(jié)合依照本發(fā)明的鎖相環(huán)的可編程邏輯設(shè)備的示例性系統(tǒng)的簡化框圖。
具體實施例方式
如上所述，本發(fā)明通過提供兩個獨立的反饋通路在不減少輸入電壓所容許的范圍下降低環(huán)路電路抖動。第一反饋通路在是PLL情況下提供粗調(diào)反饋(coarse feedback)來設(shè)置適當?shù)妮敵鲱l率，或在是DLL情況下設(shè)置適當?shù)妮敵鱿辔弧ｋm然此通路工作在相對較高的增益下，但是一旦它使輸出頻率或相位在要求的輸入頻率或相位的范圍內(nèi)，其輸入電壓，和它的輸出頻率或相位分量就被固定。此后，不管在所述反饋通路中的信號波動，所述高增益反饋路徑的作用都是恒定的。第二反饋通路提供精調(diào)反饋(fine feedback)以鎖定精確的輸出相位，以及在PLL情況下的頻率。然而，此通路工作在相對較低的增益下，以便信號噪聲(例如，電源波動)不會在所述環(huán)路電路輸出中引起大的相位或頻率變化?？偟膩碚f，除了這個精調(diào)反饋通路的低增益，本發(fā)明的環(huán)路電路由于也包含上述的粗調(diào)反饋通路，因此，保持一較寬的工作范圍。如上所述，由粗調(diào)反饋通路提供的分量在鎖定所述環(huán)路電路以前就固定了，以便盡管存在所述粗調(diào)反饋通路的高增益，在所述粗調(diào)反饋通路中的電壓變化不會由于該通路的高增益被放大使環(huán)路輸出失真。
現(xiàn)在參照圖1-10描述本發(fā)明。
圖1示出了依照本發(fā)明的PLL 10的優(yōu)選實施例的基本布置圖。在PLL 10中，用雙增益VCO 11替代已知的PLL的標準壓控振蕩器，所述雙增益VCO 11在節(jié)點12提供作為在高增益輸入130上的控制電壓13和在低增益輸入140上的控制電壓14函數(shù)的基本輸出信號。在反饋通路15上反饋在12上的所述基本輸出信號，該反饋通道15被分成產(chǎn)生控制電壓13的高增益粗調(diào)反饋通路150，和產(chǎn)生控制電壓14的低增益精調(diào)反饋通路151。
粗調(diào)反饋通路150優(yōu)選包括與數(shù)模轉(zhuǎn)換器(可以是傳統(tǒng)的)串聯(lián)的頻率檢測器152(下面會更詳細地描述)。在通路150上的反饋信號優(yōu)選地通過頻率檢測器152與在節(jié)點16上的所述輸入信號相比(優(yōu)選地以在如下描述的方法)，以提供信號(優(yōu)選數(shù)字信號)來表示所述輸出頻率應(yīng)當變化多少和在什么方向上變化。優(yōu)選地通過DAC 153將該信號轉(zhuǎn)換回模擬形式，以作為向雙增益VCO11的高增益輸入130提供的高增益控制電壓VCTRL_HG13。
優(yōu)選地，如下面將要詳細說明的，只要在12的基本輸出信號的頻率變化同期望頻率相比超過預(yù)定變化，控制器17就保持低增益控制電壓VCTRL_LG14恒定并且允許頻率檢測器152的輸出進行變化，驅(qū)使(drive)所述基本輸出信號頻率更接近于所期望頻率。一旦所述基本輸出信號頻率接近在期望頻率預(yù)定變化內(nèi)，控制器17優(yōu)選地通過停止更新所述頻率檢測器152的輸出使高增益控制電壓VCTRL_HG13被鎖定或固定在當前值，以便DAC153接收恒量輸入?？刂破?7然后接通低增益精調(diào)反饋通路151。
精調(diào)反饋通路151優(yōu)選與傳統(tǒng)的PLL類似，具有相位-頻率檢測器154，電荷泵155和環(huán)路濾波器156，提供作為所述反饋信號和在16的輸入信號的相位-頻率比較的函數(shù)的低增益控制電壓VCTRL_LG14。低增益控制電壓VCTRL_LG14根據(jù)高增益控制電壓VCTRL_HG13提供所述粗調(diào)鎖頻的“精細調(diào)諧”，并且以和傳統(tǒng)的PLL同樣的方法提供鎖相。
到目前為止，論述涉及在節(jié)點12的“基本輸出信號”和在節(jié)點16的“輸入信號”，并且假定當反饋信號到達頻率檢測器152或相位-頻率檢測器154時在通路15上的所述反饋信號沒有改變。這種論述僅僅可以描述提供與其頻率與輸入信號的頻率一致的鎖相輸出信號的PLL。然而，雖然這種PLL有用，PLL的主要優(yōu)點是他們具有提供鎖相到輸入信號的輸出信號的能力，但具有不同頻率，并且這是提供計數(shù)器180、181和182的原因。
計數(shù)器180、181和182優(yōu)選作為通過其的各信號的頻率的整數(shù)除法器(divider)。因而，“輸入信號”16的頻率是用戶輸入信號160除以值N得到的頻率，所述的N存儲在輸入比例計數(shù)器180中。類似地，用戶輸出信號120的頻率與基本輸出信號12除以值K得到的頻率相等，所述值K存儲在輸出比例(scale)計數(shù)器181中。存儲在反饋比例計數(shù)器182中的值M的作用是在基本輸出信號12與輸入信號16在頻率檢測器152或者相位-頻率檢測器154中相比之前，用M除所述基本輸出信號12的頻率，其具有將所述輸出信號乘以M的效果。最終結(jié)果是用戶輸出信號120的頻率fout同用戶輸入信號160的頻率fin有下列關(guān)系fout＝fin·M/(NK)。
因為它們從計數(shù)器得出，所述M、N和K的值通常是整數(shù)，并且優(yōu)選地可由用戶編程，以便用戶可以產(chǎn)生任何想要的輸入頻率合理數(shù)倍數(shù)的輸出頻率(在可以輸入所述計數(shù)器的M、N和K值的限制內(nèi))。
如上所述，VCO 11是雙增益VCO，具有高增益輸入130和低增益輸入140。圖2示出了VCO 11的優(yōu)選實施例，并包括電流控制振蕩器20，兩個電壓-電流轉(zhuǎn)換器21和22，和將轉(zhuǎn)換器21、22輸出的兩個電流加起來的加法器23。指定轉(zhuǎn)換器21為高增益電壓-電流轉(zhuǎn)換器(V/I)HG，而指定轉(zhuǎn)換器22為低增益電壓-電流轉(zhuǎn)換器(V/I)LG。然而，所述“高”和“低”是相對的，并且正如以上的討論是在所述期望頻率范圍的函數(shù)。例如，在上述提到的情況中，所述期望頻率范圍是300MHz到1000MHz，可能(V/I)HG＝2，而在所述低增益反饋通路要求的精調(diào)范圍是在100MHz到300MHz這個范圍內(nèi)，所以(V/I)LG＝01。在這個例子里，在所述低增益反饋通路上PLL 10對噪音的靈敏度是高增益反饋通路靈敏度的5％，所述在高增益反饋通路的靈敏度與傳統(tǒng)的PLL的靈敏度相當。
圖3示出了電壓-電流轉(zhuǎn)換器21、22和加法器23的一個可能的實現(xiàn)方案。在這個實現(xiàn)方案中，在電壓-電流轉(zhuǎn)換器22中，低增益控制電壓14施加到NMOS晶體管30的柵極上，其源極-漏極通路接地和由PMOS晶體管32、33、320、330形成的PMOS柵地陰地放大器(cascoded)電流反射鏡31之間。在晶體管30中形成的電流ILG可如下給出ILG＝K30(VCTRL_LG-VT30)2，其中VT30是晶體管30的閾值電壓并且K30是按如下確定的晶體管30的常量K30＝(μ0Cox/2)(W/L)，其中μ0和Cox是其上形成晶體管30的半導(dǎo)體的工藝確定常數(shù)，并且W和L是晶體管30的尺寸。
電流反射鏡31的輸出電流310具有量值A(chǔ)ILG。系數(shù)A被認為是電壓-電流轉(zhuǎn)換器22的增益，并且如上所述優(yōu)選的是使其相對較低。
類似地，在電壓-電流轉(zhuǎn)換器21中的高增益控制電壓13施加到NMOS晶體管34的柵極上，所述NMOS晶體管34的源極-漏極通路接地和由PMOS晶體管36、37、360、370形成的PMOS柵地陰地放大器電流反射鏡35之間。在晶體管34中流過的電流IHG可以如下給出
IHG＝K34(VCTRL_HG-V134)2，其中VT34是所述晶體管34的閾值電壓并且K34是按照類似上述K30的方式確定的晶體管34的常量。
電流反射鏡35的輸出電流350具有量值BIHG，其中B是由晶體管36、37、360、370的相對大小所確定的系數(shù)?？梢哉J為系數(shù)B是電壓-電流轉(zhuǎn)換器21的增益，并且如上所述使其相對較高。
最后，在圖3的實現(xiàn)中，加法器23僅是由NMOS晶體管38、39、380、390形成的NMOS柵地陰地放大器電流反射鏡，將電流310和350相加并向CCO 20提供電流230。
圖3A示出了可被用于替換圖3的電流反射鏡31和35的電流鏡電路300的可替換的實施例。在電路300中，將PMOS晶體管301-304布置成修改的Wilson鏡，其中晶體管301、302、303、304分別替代晶體管32或36、晶體管320或360、晶體管33或37和晶體管330或370。此外，如果PMOS晶體管301-304代替了NMOS晶體管，結(jié)果是NMOS修改的Wilson鏡可用于替代NMOS電流反射鏡23。
圖3B示出了電流鏡電路305另一個可替換的實施例，其尤其在低壓凈空(headroom)情況下更為有效。圖3B所示的PMOS變形可以替代電流反射鏡31、35，而所述NMOS變形(未示出)可以替代電流反射鏡23。在此實施例中，輸入電壓308施加到晶體管306和307，而輸出可在端子309得到。
雖然在圖3中的系數(shù)A和B這樣被控制，即可以在電路設(shè)計期間選擇確定其的晶體管尺寸，但圖4示出了可用于替換轉(zhuǎn)換器21或者22的電路配置40以便提供輸出電流的用戶可控比例(S)。盡管電路配置40是根據(jù)圖3的所述實施例，但是類似配置也可以根據(jù)圖3A和3B的實施例。
在電路配置40中，輸入41與輸入13、14相類似，晶體管42與晶體管30、34相類似，并且晶體管43、430和晶體管32、320或36、360相類似。然而，代替單輸出晶體管對33/330或37/370，在配置40中有并聯(lián)排列的n輸出晶體管對44A/440A、44B/440B、44C/440C、...、44n/440n。每一晶體管對44A/440A、44B/440B、44C/440C、...、44n/440n可以分別由允許信號ENA、ENB、ENC、...、ENn導(dǎo)通或截止。在可編程邏輯設(shè)備中，例如，每一個允許信號可以由各自的配置位來程控。晶體管對44A/440A、44B/440B 44C/440C、...44n/440n導(dǎo)通的數(shù)目越多，在45點的輸出電流就會越高。
圖5示出了圖1中頻率檢測器152的一優(yōu)選實施例。向基準計數(shù)器50輸入基準輸入信號16，而向反饋計數(shù)器51輸入反饋信號15’(信號15除以M后)。比較器52、53將計數(shù)器50、51中的值分別同存儲在基準比較(COMPAREREF)寄存器54和反饋比較(COMPAREFB)寄存器55中的值相比較。當在基準計數(shù)器50或反饋計數(shù)器51中的值超過在COMPAREREF寄存器54或COMPAREFB寄存器55中的值時，如比較器52或53所確定的，或門56分別將在計數(shù)器50、51中的值寄存到寄存器57、58，然后重置為零。當計數(shù)器50、51再次開始計數(shù)時，由減法器59從寄存器57中的值減去寄存器58中的值。
通常，使COMPAREREF寄存器54和COMPAREFB寄存器55中的值相同?？梢钥闯鋈绻拇嫫?7中的值超過寄存器58中的值，基準計數(shù)器50首先達到所述基準比較值，這意味著所述反饋頻率太低。因此，在寄存器57的值和寄存器58的值之間的正的差產(chǎn)生正的控制信號500，指示增加所述輸出頻率。另一方面，如果寄存器58中的值超過寄存器59中的值，那么基準計數(shù)器51首先達到基準比較值，意味著反饋頻率太高。因此，在寄存器57的值和寄存器58的值之間的負的差產(chǎn)生負的控制信號500，指示降低所述輸出頻率。
在累加器502中可以將可選偏移信號501加到信號500上。信號501可用于在接近所期望頻率的頻率下啟動VCO 11，以便使高增益粗調(diào)頻率通路150很快實現(xiàn)鎖頻。
在COMPAREREF寄存器54和COMPAREFB寄存器55以及偏移量寄存器501中的值，可以依照用戶應(yīng)用的需要而由用戶選擇。在可編程邏輯設(shè)備中使用PLL 10的情況下，那些寄存器優(yōu)選在所述設(shè)備的可編程元件當中。
如上所述，通常COMPAREREF寄存器54和COMPAREFB寄存器55中的值相同。然而，在某些應(yīng)用中，它們可以不同。例如，可以去掉反饋比例計數(shù)器182并且通過將COMPAREFB寄存器55中的值設(shè)置為在COMPAREFB寄存器54中值的M倍來獲得相同結(jié)果。
圖6示出了如圖5所描述的由頻率檢測器152的操作產(chǎn)生的高增益控制電壓13。偏移量501確定初始值V0；否則所述初始值將是DAC 153能夠輸出的最小輸出電壓。所述電壓在梯級60-65逐步升高，每一個持續(xù)時間T(這只是一個例子，在另一種情況下，該電壓可以不是逐步升高而是逐步下降，并且/或梯級的數(shù)目也可以是不同的)。值T是COMPAREREF寄存器54和COMPAREFB寄存器55中的值的函數(shù)。然而那些值可以相同或者不同，在任何一種情況下它們都可以是較大或較小。值越大，每一個梯級60-65的持續(xù)時間T就越長，表示較長采樣周期直到所需時鐘周期數(shù)目已經(jīng)計數(shù)完畢。通過采取較長時間實現(xiàn)鎖頻，結(jié)果將是更精確的樣本。
最后的“梯級”65表示鎖頻條件。這種條件可以表明什么時候由減法器59計算的差的絕對值小于預(yù)定值。在一優(yōu)選實施例中，該預(yù)定值是1，即，由減法器59計算的差是-1、0或+1。
當如此表示鎖頻條件時，由在累加器502中的值代表的控制信號500可以通過有效地關(guān)閉頻率檢測器152來鎖定，以便使累加器502不再更新。例如，在一個實施例中，可能使用絕對值比較器503將表示差的該控制信號500的絕對值同固定的或可編程的存儲在504中的容限值(tolerate value)相比較，來檢測鎖頻。如果該差的絕對值小于容限值，設(shè)置信號505禁止累加器502，以便其向DAC 153輸出的累加值不再增加，而保持其恒定。信號505(連接關(guān)系未示出)也使FD 152的其它部件關(guān)閉，除在前述的可替換的實施例外，其中不使用反饋比例計數(shù)器182，反饋計數(shù)器51保持有效以經(jīng)由可選的連接關(guān)系510向PFD 154輸出反饋信號15’。
高增益粗調(diào)反饋通路150上鎖頻的存在或不存在也確定了低增益精調(diào)反饋通路151是否有效。圖7示出了低增益精調(diào)反饋通路151的一優(yōu)選實施例的細節(jié)。只要在高增益粗調(diào)反饋通路150上沒有鎖定，通過在70施加信號來禁止相位-頻率檢測器155，并且向晶體管71(VREFh)和晶體管72(VREFl)的柵極施加適當?shù)碾妷阂员３志w管71、72均導(dǎo)通，迫使低增益控制電壓VCTRL_LG14為介乎VCC和地之間的常值(假定晶體管71、72值相等)，使低增益精調(diào)反饋通路151保持無效(inactive)。在其它實施例中，可以強迫電壓14為另一個值，或使用一完全不同的使低增益精調(diào)反饋通路151無效的方式。
當檢測到在高增益粗調(diào)反饋通路150上鎖頻時，通過以下方式使低增益精調(diào)反饋通路151有效在70施加信號以啟動相位-頻率檢測器155，并且向晶體管71(VREFh)的柵極施加VCC，并將晶體管72(VREFl)的柵極接地，使晶體管71、72截止以便低增益控制電壓VCTRL_LG14可以假定為相位-頻率檢測器155需要的任何值。電壓14將對由高增益控制電壓VCTRL_HG13產(chǎn)生的VCO 11的輸出12施加“精細-調(diào)諧”來使輸出12處于一種狀態(tài)，在該狀態(tài)下，如在PLL中所期望地用輸入信號16來鎖定相位和頻率。
PLL 10因而根據(jù)高增益信號獲得多種方式鎖定條件的方法，但是在實現(xiàn)粗調(diào)鎖頻之后固定該信號，以便輸入噪聲不會引起該信號通路輸出的變化。盡管在精調(diào)控制通路的信號上可能有噪音，但是因為該通路有一較小的期望頻率范圍，所以它也只是少量地放大該噪音，結(jié)果是得到更穩(wěn)定的輸出。
如果在低增益精調(diào)反饋操作期間失去了相位和/或頻率鎖定，PLL 10優(yōu)選重新開始，在再次尋求精調(diào)相位鎖頻以前先尋求粗調(diào)鎖頻。PLL 10保持在粗調(diào)頻率容限條件內(nèi)可能只有相位損失，而在這樣情況下PLL 10將只在高增益粗調(diào)反饋模式的一個周期后回到低增益精調(diào)反饋模式。
圖8示出了依照本發(fā)明的DLL 80的一優(yōu)選實施例的基本布置圖。在DLL80中，已知的DLL的標準壓控延遲線由雙增益VCDL 81所替代。VCDL 81優(yōu)選具有多個分接點(tap)因此可以在節(jié)點82提供多個基本輸出信號，每一個具有不同的相位延遲。例如，VCDL 81可能有四個分接點，每一個相繼的分接點提供與前分接點差90°的輸出。基本輸出是在高增益輸入830上的控制電壓83和在低增益輸入84上的控制電壓84的函數(shù)。多個基本輸出信號可以由相位合并器881合并起來提供單個輸出820。把兩個在82上的輸出信號反饋到產(chǎn)生控制電壓83的高增益粗調(diào)反饋通路850和產(chǎn)生控制電壓84的低增益精調(diào)反饋通路851上。
粗調(diào)反饋通路850優(yōu)選包括與數(shù)模轉(zhuǎn)換器853(可以是傳統(tǒng)的)串聯(lián)的相位檢測器852。在通路850上的反饋信號優(yōu)選地通過相位檢測器852與在節(jié)點86上的輸入信號相比較，優(yōu)選地以下面所述的方式，提供信號(優(yōu)選為數(shù)字)來表示所述輸出相位必須變化多少和在什么方向上。該信號優(yōu)選由DAC 853轉(zhuǎn)換回模擬形式以作為高增益控制電壓VCTRL_HG83提供到雙增益VCDL 81的高增益輸入830。
優(yōu)選地，只要在反饋通路850上的該基本輸出信號的頻率變化超過了期望相位的預(yù)定變化，則控制器87保持低增益控制電壓VCTRL_LG84恒定并且允許相位檢測器852的輸出變化，使該基本輸出信號相位接近于所期望的相位。一旦所述基本輸出信號相位接近所述期望相位的預(yù)定變化內(nèi)，則控制器87優(yōu)選通過停止更新所述相位檢測器852的輸出來將高增益控制電壓VCTRL_HG83鎖定或?qū)⑵涔潭楫斍爸?，以便DAC 853接收恒定輸入。控制器87然后接通低增益精調(diào)反饋通路851。
精調(diào)反饋通路851優(yōu)選地類似于傳統(tǒng)的DLL，具有相位檢測器854，電荷泵855和環(huán)路濾波器856，提供低增益控制電壓VCTRL_LG84作為反饋信號和在86輸入信號的相位比較的函數(shù)。低增益控制電壓VCTRL_LG84根據(jù)高增益控制電壓VCTRL_HG83以和在傳統(tǒng)的DLL中同樣的方法提供粗調(diào)鎖相的“精細調(diào)諧”。
如上所述，VCDL 81是雙增益VCDL，具有高增益輸入830和低增益輸入840。圖9示出了VCDL 81的一優(yōu)選實施例，包括電流控制延遲線860，兩個電壓-電流轉(zhuǎn)換器861和862，將轉(zhuǎn)換器861、862輸出的兩個電流相加的加法器863。指定轉(zhuǎn)換器861為高增益電壓-電流轉(zhuǎn)換器(V/I)HG，而指定轉(zhuǎn)換器862為低增益電壓電流轉(zhuǎn)換器(V/I)LG。然而，表示“高”和“低”是相對的，并且是在期望相位范圍的函數(shù)，如以上圖1和2所示與PLL實施例相關(guān)的論述。電壓-電流轉(zhuǎn)換器861、862的細節(jié)可以是類似于如圖3、3A、3B和4所示的電壓電流轉(zhuǎn)換器21、22。
類似地，用于接通或關(guān)閉低增益精調(diào)反饋通路851的控制電路類似于圖7中示出的有關(guān)PLL的實施例的控制電路，并且優(yōu)選地當粗調(diào)反饋通路850的相位充分鎖定到輸入信號63的相位時接通通路851。圖10示出了一個充分的確定。當VCDL 81的180°相位分接點上的下降沿符合輸入信號86的上升沿時(圖10示出的0°相位延遲)產(chǎn)生精確鎖相。然而，控制電路可以用來表明當180°分接點的下降沿在由輸入信號86的上升沿的虛線890、891表示的范圍內(nèi)時，粗調(diào)相位鎖定。如圖10所示，所述范圍基本上小于±90°，但可以使用其它范圍。
依照本發(fā)明組成PLL 10的可編程邏輯設(shè)備(PLD)700可用于多種電子設(shè)備。圖11示出了在數(shù)據(jù)處理系統(tǒng)900中的一種可能的利用。數(shù)據(jù)處理系統(tǒng)900可以包括下列一個或多個組件處理器901、存儲器902、I/O電路903和外圍設(shè)備904。這些組件通過系統(tǒng)總線905耦合在一起，并且組裝在包含在終端用戶系統(tǒng)907中的電路板906上。
系統(tǒng)900可用于多種應(yīng)用，諸如計算機網(wǎng)絡(luò)、數(shù)據(jù)網(wǎng)絡(luò)、儀表設(shè)備、視頻處理、數(shù)字信號處理或任何其它需要使用可編程或可重編程邏輯優(yōu)點的應(yīng)用中。PLD 700可用于執(zhí)行各種不同的邏輯函數(shù)。例如，可以把PLD 700配置為與處理器901一起工作的處理器或控制器。PLD 700也可以用作仲裁在系統(tǒng)900內(nèi)有權(quán)訪問共享資源的仲裁器。還有另一個例子，可以把PLD 700配置為在系統(tǒng)900中的處理器901和其它另一個組件之間的接口。應(yīng)當注意到系統(tǒng)900僅僅是示例性的，本發(fā)明的真正的范圍和精神應(yīng)當由以下權(quán)利要求來表明。
如上所述不同的技術(shù)可用于實現(xiàn)PLD 700，并且可以包含這一發(fā)明。
可以理解上述僅僅是說明本發(fā)明的原則，本領(lǐng)域內(nèi)的技術(shù)人員可以在不脫離本發(fā)明的范圍和精神內(nèi)進行各種變換，并且本發(fā)明僅僅由后面所附的權(quán)利要求所限制。
權(quán)利要求
1.一種具有用于接收基準信號的輸入端和用于輸出鎖定到所述基準信號的輸出信號的輸出端的環(huán)路電路，包括補償組件，用于產(chǎn)生所述輸出信號；高增益粗調(diào)反饋通路，用于饋送所述補償組件，所述高增益粗調(diào)反饋通路接受所述基準信號和所述輸出信號作為輸入，并使所述補償組件驅(qū)使所述輸出信號在所述基準信號的預(yù)定變化內(nèi)；和低增益精調(diào)反饋通路，用于饋送所述補償組件，所述低增益精調(diào)反饋通路接受所述基準信號和所述輸出信號作為輸入，并在所述粗調(diào)反饋通路使所述補償組件驅(qū)使所述輸出信號在所述基準信號的預(yù)定變化內(nèi)之后，使所述補償組件驅(qū)使所述輸出鎖定到所述基準信號。
2.如權(quán)利要求1所述的環(huán)路電路，其中所述環(huán)路電路是鎖相環(huán)；所述補償組件包括用于產(chǎn)生輸出頻率的振蕩器；所述基準信號是基準頻率信號；所述輸出信號具有輸出頻率和輸出相位；所述高增益粗調(diào)反饋通路接受所述基準頻率和所述輸出頻率作為輸入，并使所述振蕩器驅(qū)使所述輸出頻率在所述基準頻率的所述預(yù)定變化的范圍內(nèi)；和所述低增益精調(diào)反饋通路接受所述基準頻率和所述輸出頻率作為輸入，并在所述粗調(diào)反饋通路使所述振蕩器驅(qū)使所述輸出頻率在所述基準頻率的所述預(yù)定變化內(nèi)之后，使所述振蕩器驅(qū)使所述輸出為鎖定到基準頻率的相位頻率。
3.如權(quán)利要求2所述的環(huán)路電路，其中所述粗調(diào)反饋通路包括具有連接到所述輸入端和所述輸出端的輸入的頻率檢測器，所述頻率檢測器根據(jù)在所述輸出頻率和所述基準頻率之間的差產(chǎn)生粗略調(diào)整信號；和所述頻率檢測器的下游的高增益信號調(diào)節(jié)器；并且所述精調(diào)反饋通路包括具有連接到所述輸入端和所述輸出端的輸入的相位頻率檢測器，所述相位頻率檢測器根據(jù)在所述輸出頻率和所述基準頻率之間的差產(chǎn)生精細調(diào)整信號；和所述相位-頻率檢測器的下游的低增益信號調(diào)節(jié)器。
4.如權(quán)利要求3所述的環(huán)路電路，其中所述振蕩器是電流控制振蕩器；所述低增益信號調(diào)節(jié)器是具有第一增益的電壓-電流轉(zhuǎn)換器；并且所述高增益信號調(diào)節(jié)器是具有大于所述第一增益的第二增益的電壓-電流轉(zhuǎn)換器。
5.如權(quán)利要求4所述的環(huán)路電路，其中所述第二增益是所述第一增益的二十倍。
6.如權(quán)利要求3所述的環(huán)路電路，其中每一個所述高增益信號調(diào)節(jié)器和低增益信號調(diào)節(jié)器都具有各自的增益；并且所述高增益信號調(diào)節(jié)器的增益是所述低增益信號調(diào)節(jié)器的增益的十倍。
7.如權(quán)利要求3所述的環(huán)路電路，還包括適合禁止精調(diào)反饋通路直到鎖定所述粗調(diào)反饋通路并且在鎖定粗調(diào)反饋通路之后啟動精調(diào)反饋通路的控制電路。
8.如權(quán)利要求3所述的環(huán)路電路，其中所述頻率檢測器是可編程的以便用戶調(diào)整預(yù)定變化。
9.如權(quán)利要求8所述的環(huán)路電路，其中所述頻率檢測器包括由所述基準頻率計時的基準計數(shù)器；由輸出頻率計時的反饋計數(shù)器；存儲各自的計數(shù)值的可編程的至少一個可編程寄存器；將所述基準計數(shù)器同各自的計數(shù)值比較的基準比較器；將所述反饋計數(shù)器同所述各自的計數(shù)值比較的反饋比較器；和合并電路，(a)當所述基準計數(shù)器在所述反饋計數(shù)器之前達到各自的計數(shù)值時，產(chǎn)生增加輸出頻率的控制信號；和(b)當所述反饋計數(shù)器在所述基準計數(shù)器之前達到所述各自的計數(shù)值時，產(chǎn)生減少輸出頻率的控制信號。
10.如權(quán)利要求9所述的環(huán)路電路，其中所述至少一個可編程寄存器包含一個可編程寄存器；并且所述基準比較器和所述反饋比較器分別地將所述基準計數(shù)器、所述反饋計數(shù)器和在所述一個可編程寄存器中的單個計數(shù)值相比較。
11.如權(quán)利要求9所述的環(huán)路電路，其中所述至少一個可編程寄存器包括兩個可編程寄存器，其中第一個對應(yīng)于所述基準計數(shù)器，第二個對應(yīng)于所述反饋計數(shù)器；并且所述基準比較器和所述反饋比較器分別將所述基準計數(shù)器和所述反饋計數(shù)器和在所述第一和第二可編程寄存器中的各自的計數(shù)值相比較。
12.如權(quán)利要求11所述的環(huán)路電路，其中在所述第一和第二可編程寄存器中所述各自的計數(shù)值彼此相等。
13.如權(quán)利要求11所述的環(huán)路電路，其中在所述第一和第二可編程寄存器中所述各自的計數(shù)值彼此不等。
14.如權(quán)利要求9所述的環(huán)路電路，其中所述合并電路包括把所述基準比較器和所述反饋比較器的輸出作為輸入的檢測器，所述檢測器當(a)所述基準比較器和(b)所述反饋比較器中的任何一個產(chǎn)生表示所述基準計數(shù)器和所述反饋計數(shù)器中的一個達到各自的存儲在所述至少一個寄存器中的計數(shù)值的輸出時，檢測器產(chǎn)生鎖存信號；基準鎖存器和反饋鎖存器，當所述檢測器產(chǎn)生所述鎖存信號時，所述基準鎖存器和反饋鎖存器分別地將其值鎖存在所述基準計數(shù)器和所述反饋計數(shù)器中；和減法器，用于從所述基準鎖存器中的值減去所述反饋鎖存器中的值。
15.如權(quán)利要求14所述的環(huán)路電路，其中所述檢測器包括或門。
16.如權(quán)利要求14所述的環(huán)路電路，其中所述合并電路還包括產(chǎn)生偏移信號的可編程偏移發(fā)生器；和用于合并所述偏移信號和控制信號的加法器。
17.如權(quán)利要求3所述的環(huán)路電路，其中所述粗調(diào)反饋通路還包括在所述頻率檢測器和所述高增益信號調(diào)節(jié)器之間的數(shù)模轉(zhuǎn)換器。
18.如權(quán)利要求3所述的環(huán)路電路，其中所述精調(diào)反饋通路還包括在所述相位-頻率檢測器和低增益信號調(diào)節(jié)器之間的電荷泵和環(huán)路濾波器。
19.如權(quán)利要求2所述的環(huán)路電路，還包括所述輸出端的下游的輸出比例計數(shù)器。
20.如權(quán)利要求2所述的環(huán)路電路，還包括所述輸入端的上游的輸入比例計數(shù)器。
21.如權(quán)利要求2所述的環(huán)路電路，還包括在所述輸出端和每一個所述反饋通路之間的反饋比例計數(shù)器。
22.如權(quán)利要求1所述的環(huán)路電路，其中所述環(huán)路電路是延遲鎖定環(huán)路；所述補償組件包括用于產(chǎn)生相位延遲輸出信號的控制延遲線；所述基準信號具有輸入相位；所述輸出信號具有輸出相位；所述高增益粗調(diào)反饋通路接受所述基準信號和所述輸出信號作為輸入，并使所述控制延遲線驅(qū)使所述輸出相位在所述輸入相位的預(yù)定變化內(nèi)；和所述低增益精調(diào)反饋通路接受所述基準頻率和所述輸出頻率作為輸入，并在所述粗調(diào)反饋通路使所述控制延遲線驅(qū)使所述輸出相位在所述輸入相位的預(yù)定變化內(nèi)之后，使所述控制延遲線使所述輸出鎖定到基準輸入信號的相位。
23.如權(quán)利要求22所述的環(huán)路電路，其中所述粗調(diào)反饋通路包括具有連接到所述輸入端和所述輸出端的輸入的第一相位檢測器，所述第一相位檢測器根據(jù)在所述輸出相位和所述輸入相位之間的差產(chǎn)生粗略調(diào)整信號；和所述相位檢測器的下游的高增益信號調(diào)節(jié)器；并且所述精調(diào)反饋通路包括具有連接到所述輸入端和所述輸出端的輸入的第二相位檢測器，所述第二相位檢測器根據(jù)在所述輸出相位和所述輸入相位之間的差產(chǎn)生精細調(diào)整信號；和所述第二相位檢測器的下游的低增益信號調(diào)節(jié)器。
24.如權(quán)利要求23所述的環(huán)路電路，其中所述控制延遲線是電流控制延遲線；所述低增益信號調(diào)節(jié)器是具有第一增益的電壓-電流轉(zhuǎn)換器；并且所述高增益信號調(diào)節(jié)器是具有大于所述第一增益的第二增益的電壓-電流轉(zhuǎn)換器。
25.如權(quán)利要求24所述的環(huán)路電路，其中所述第二增益是所述第一增益的二十倍。
26.如權(quán)利要求23所述的環(huán)路電路，其中每一個所述高增益信號調(diào)節(jié)器和所述低增益信號調(diào)節(jié)器都具有各自的增益；并且所述高增益信號調(diào)節(jié)器的增益是所述低增益信號調(diào)節(jié)器的增益的十倍。
27.如權(quán)利要求23所述的環(huán)路電路，還包括適于禁止所述精調(diào)反饋通路直到鎖定所述粗調(diào)反饋通路并且在鎖定所述粗調(diào)反饋通路之后啟動所述精調(diào)反饋通路的控制電路。
28.如權(quán)利要求23所述的環(huán)路電路，其中所述相位檢測器是可編程的以便用戶調(diào)整所述預(yù)定變化。
29.如權(quán)利要求23所述的環(huán)路電路，其中所述粗調(diào)反饋通路還包括在所述相位檢測器和所述高增益信號調(diào)節(jié)器之間的數(shù)模轉(zhuǎn)換器。
30.如權(quán)利要求23所述的環(huán)路電路，其中所述精調(diào)反饋通路還包括在所述相位檢測器和所述低增益信號調(diào)節(jié)器之間的電荷泵和環(huán)路濾波器。
31.如權(quán)利要求1所述的環(huán)路電路，其中所述預(yù)定變化是可編程的。
32.包括如權(quán)利要求1所述環(huán)路電路的可編程邏輯設(shè)備。
33.一種數(shù)字處理系統(tǒng)，包括處理電路；與處理電路相連接的存儲器；和與所述處理電路和存儲器相連接的如權(quán)利要求32所述的可編程序邏輯設(shè)備。
34.一種其上裝配有如權(quán)利要求32所述的可編程序邏輯設(shè)備的印刷電路板。
35.如權(quán)利要求34所述的印刷電路板，還包括裝配在印刷電路板上并且與所述可編程序邏輯設(shè)備相連的存儲器電路。
36.如權(quán)利要求35所述的印刷電路板，還包括裝配在印刷電路板上并且與所述存儲器電路相連的處理電路。
37.一種包括如權(quán)利要求1所述的環(huán)路電路的集成電路設(shè)備。
38.一種數(shù)字處理系統(tǒng)，包括處理電路；與所述處理電路相連接的存儲器；和與所述處理電路和存儲器相連接的如權(quán)利要求37所述的集成電路設(shè)備。
39.一種其上裝配有如權(quán)利要求37所述的集成電路設(shè)備的印刷電路板。
40.如權(quán)利要求39所述的印刷電路板，還包括裝配在印刷電路板上并且與集成電路設(shè)備相連的存儲器電路。
41.如權(quán)利要求40所述的印刷電路板，還包括裝配在印刷電路板上并且與存儲器電路相連的處理電路。
全文摘要
環(huán)路電路(PLL或DLL)使用雙增益壓控組件(VCO或VCDL)來實現(xiàn)抖動降低的相位(和頻率)鎖定。粗調(diào)控制反饋通路包括用于實現(xiàn)適當鎖定的檢測器。此通路工作在一較寬范圍內(nèi)，因此用較高的增益饋送VCO或VCDL輸入。然而，一旦實現(xiàn)粗調(diào)鎖頻在該通路上的輸入被固定，因此這不會助長抖動。精調(diào)通路包括其輸出精細調(diào)諧所述鎖定的檢測器。盡管此通路容易受到干擾，但由于其工作范圍相對要小，所以其VCO或VCDL輸入具有相對較低的增益。因此由于噪聲放大該增益的抖動相對要小。所述環(huán)路電路可用于可編程邏輯設(shè)備，在這種情況下，可以由可編程值確定各種環(huán)路電路參數(shù)。
文檔編號H03J7/02GK1595806SQ20041008743
公開日2005年3月16日 申請日期2004年9月3日 優(yōu)先權(quán)日2003年9月5日
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