專利名稱：延遲閉鎖回路及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種延遲閉鎖回路(delay locked loop，DLL)，特別是關(guān)于一種利用外部時(shí)鐘信號(hào)同步內(nèi)部時(shí)鐘信號(hào)以及用于校正該內(nèi)部時(shí)鐘信號(hào)的工作循環(huán)(duty cycle)的DLL及方法。
背景技術(shù)：
一般說(shuō)來(lái)，一延遲閉鎖回路應(yīng)用于同步半導(dǎo)體存儲(chǔ)裝置以通過(guò)外部時(shí)鐘信號(hào)同步內(nèi)部時(shí)鐘信號(hào)。在該同步半導(dǎo)體存儲(chǔ)裝置中，諸如讀取操作以及寫(xiě)入操作等數(shù)據(jù)存取操作是以同步于該外部時(shí)鐘信號(hào)的時(shí)鐘沿(clock edges)的方式而被執(zhí)行。
由于當(dāng)該外部時(shí)鐘信號(hào)被輸入至該同步半導(dǎo)體存儲(chǔ)裝置時(shí)會(huì)有一時(shí)間延遲，該延遲閉鎖回路便被用于通過(guò)補(bǔ)償介于該內(nèi)部時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)之間的該時(shí)間延遲以該外部時(shí)鐘信號(hào)同步該內(nèi)部時(shí)鐘信號(hào)。
然而，在雙倍數(shù)據(jù)速率(double data rate，DDR)的同步半導(dǎo)體存儲(chǔ)裝置中，該數(shù)據(jù)存取操作是被執(zhí)行于該內(nèi)部時(shí)鐘信號(hào)的上升沿(risingedge)和下降沿(falling edge)上，因此，該內(nèi)部時(shí)鐘信號(hào)需要具有50％的占空比(duty ratio)。
用于補(bǔ)償介于該內(nèi)部時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)之間的差異以及用于校正該內(nèi)部時(shí)鐘信號(hào)的工作循環(huán)的該延遲閉鎖回路的各種技術(shù)在市面上已相當(dāng)風(fēng)行了。
圖1是揭露一種傳統(tǒng)的延遲閉鎖回路的方塊圖，其公開(kāi)于屬于同一申請(qǐng)人且同時(shí)在審查當(dāng)中的2002年12月30日所申請(qǐng)的美國(guó)專利第10/331412號(hào)、名為”DIGITAL DLL APPARATUS FOR CORRECTING DUTY CYCLEAND METHOD THEREOF”的申請(qǐng)當(dāng)中。
如圖所示，該種傳統(tǒng)的延遲閉鎖回路包括緩沖器110、延遲線單元120、工作錯(cuò)誤控制器130，第一延遲模式單元140、第一直接相位檢測(cè)器150、第二延遲模式單元160、以及第二直接相位檢測(cè)器170。
緩沖器110接收外部時(shí)鐘信號(hào)ext_clk并產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)，該第一內(nèi)部時(shí)鐘信號(hào)被激活(activated)于該第一內(nèi)部時(shí)鐘信號(hào)的一沿，接著該第一內(nèi)部時(shí)鐘信號(hào)被輸入至延遲線單元120。
延遲線單元120接收該第一內(nèi)部時(shí)鐘信號(hào)，并自第一及第二直接相位檢測(cè)器150和170接收第一和第二檢測(cè)信號(hào)，延遲線單元120基于該第一及該第二檢測(cè)信號(hào)延遲該第一內(nèi)部時(shí)鐘信號(hào)，并輸出第一延遲內(nèi)部時(shí)鐘信號(hào)intclk1和第二延遲內(nèi)部時(shí)鐘信號(hào)intclk2至工作錯(cuò)誤控制器130。
詳細(xì)地來(lái)說(shuō)，延遲線單元120包括第一控制器121、第一延遲線122、第二控制器123、以及第二延遲線124。
為了根據(jù)該第一檢測(cè)信號(hào)控制一延遲量，第一控制器121輸出第一控制信號(hào)至第一延遲線122。
第一延遲線122接收該第一控制信號(hào)及該第一內(nèi)部時(shí)鐘信號(hào)，該第一內(nèi)部時(shí)鐘信號(hào)是根據(jù)延遲線122的該第一控制信號(hào)而被延遲，那就是說(shuō)，第一延遲線122根據(jù)該第一控制信號(hào)通過(guò)延遲該第一內(nèi)部時(shí)鐘信號(hào)而產(chǎn)生第一延遲內(nèi)部時(shí)鐘信號(hào)intclk1，第一延遲內(nèi)部時(shí)鐘信號(hào)intclk1被輸出至工作錯(cuò)誤控制器130。
為了根據(jù)該第二檢測(cè)信號(hào)控制一延遲量，第二控制器123輸出第二控制信號(hào)至第二延遲線124。
第二延遲線124接收該第二控制信號(hào)及該第一內(nèi)部時(shí)鐘信號(hào)，第二延遲線124基于該第二控制信號(hào)延遲該第一內(nèi)部時(shí)鐘信號(hào)，接著，被延遲的該第一內(nèi)部時(shí)鐘信號(hào)被反相且被輸出為第二延遲內(nèi)部時(shí)鐘信號(hào)intclk2，第二延遲內(nèi)部時(shí)鐘信號(hào)intclk2接著被輸出至工作錯(cuò)誤控制器130。
工作錯(cuò)誤控制器130接收第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2，工作錯(cuò)誤控制器130通過(guò)轉(zhuǎn)移第一及第二工作控制時(shí)鐘信號(hào)int_clk及intclk2’的下降沿至第一及第二工作控制時(shí)鐘信號(hào)int_clk及intclk2’的下降沿的一中段(middle)、以產(chǎn)生一第一工作控制時(shí)鐘信號(hào)int_clk及一第二工作控制時(shí)鐘信號(hào)intclk2’，此處，在如前述般地通過(guò)轉(zhuǎn)移其下降沿使得第一及第二工作控制時(shí)鐘信號(hào)int_clk及intclk2’被工作校正之后，它們便具有一50％的占空比，第一及第二工作控制時(shí)鐘信號(hào)int_clk及intclk2’接著會(huì)被分別輸出至第一及第二延遲模式單元140及160。
工作錯(cuò)誤控制器130包括第一相位檢測(cè)器131、混合器控制器132、第一相位混合器133、以及第二相位混合器134。
第一及第二延遲內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2會(huì)被反相并被輸出至第一相位檢測(cè)器131，第一相位檢測(cè)器131會(huì)比較第一及第二延遲內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的下降沿的相位以決定其下降沿中的何者領(lǐng)先另一個(gè)，并且接著產(chǎn)生基于該比較結(jié)果的一相位檢測(cè)信號(hào)，該相位檢測(cè)信號(hào)接著被輸出至混合器控制器132。
混合器控制器132接收該相位檢測(cè)信號(hào)以根據(jù)該相位檢測(cè)信號(hào)決定一權(quán)重(weight)k，權(quán)重k包括第一及第二延遲內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的兩下降沿之間的一差額，權(quán)重k接著被輸出至第一及第二相位混合器133和134，權(quán)重k包括多個(gè)權(quán)重信號(hào)。
第一相位混合器133接收權(quán)重k、第一及第二延遲內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2，第一相位混合器133將1減去權(quán)重k而計(jì)算得到一差值，通過(guò)將該差值應(yīng)用于第一延遲內(nèi)部時(shí)鐘信號(hào)intclk1以及將權(quán)重k應(yīng)用于第二延遲內(nèi)部時(shí)鐘信號(hào)intclk2，第一相位混合器133便會(huì)產(chǎn)生第一工作控制時(shí)鐘信號(hào)int_clk，第一工作控制時(shí)鐘信號(hào)int_clk接著被輸出至第一延遲模式單元140。
第二相位混合器134接收權(quán)重k、并將1減去權(quán)重k而計(jì)算得到一差值，第二相位混合器134通過(guò)將權(quán)重k應(yīng)用于第一延遲內(nèi)部時(shí)鐘信號(hào)intclk1以及將該差值應(yīng)用于第二延遲內(nèi)部時(shí)鐘信號(hào)intclk2以產(chǎn)生第二工作控制時(shí)鐘信號(hào)intclk2’，第二相位混合器134接著輸出第二工作控制時(shí)鐘信號(hào)intclk2’至第二延遲模式單元160。
此處，如前所述，第一及第二工作控制時(shí)鐘信號(hào)int_clk及intclk2’皆是通過(guò)轉(zhuǎn)移其下降沿至其下降沿的一中段而產(chǎn)生，而該轉(zhuǎn)移的一方向及一量則由權(quán)重k及該差值所決定。
第一延遲模式單元140即接收第一工作控制時(shí)鐘信號(hào)int_clk并估算一延遲量，該延遲量是產(chǎn)生于當(dāng)外部時(shí)鐘信號(hào)ext_clk通過(guò)該種傳統(tǒng)的延遲閉鎖回路并被輸出成為第一及第二工作控制時(shí)鐘信號(hào)int_clk及intclk2’之時(shí)，第一延遲模式單元140基于該估算延遲量產(chǎn)生第一補(bǔ)償時(shí)鐘信號(hào)iclk1，并輸出第一補(bǔ)償時(shí)鐘信號(hào)iclk1至第一直接相位檢測(cè)器150。
第一直接相位檢測(cè)器150接收外部時(shí)鐘信號(hào)ext_clk并通過(guò)比較外部時(shí)鐘信號(hào)ext_clk和第一補(bǔ)償時(shí)鐘信號(hào)iclk1以產(chǎn)生該第一檢測(cè)信號(hào)，第一直接相位檢測(cè)器150輸出該第一檢測(cè)信號(hào)至延遲線單元120。
第二延遲模式單元160接收第二工作控制時(shí)鐘信號(hào)intclk2’并估算一延遲量，該延遲量是產(chǎn)生于當(dāng)?shù)诙ぷ骺刂茣r(shí)鐘信號(hào)intclk2’行進(jìn)至一數(shù)據(jù)輸入/輸出接腳(DQ pin)，第二延遲模式單元160基于該估算延遲量產(chǎn)生第二補(bǔ)償時(shí)鐘信號(hào)iclk2，并輸出第二補(bǔ)償時(shí)鐘信號(hào)iclk2至第二直接相位檢測(cè)器170。
第二直接相位檢測(cè)器170接收外部時(shí)鐘信號(hào)ext_clk并通過(guò)比較外部時(shí)鐘信號(hào)ext_clk和第二補(bǔ)償時(shí)鐘信號(hào)iclk2以產(chǎn)生該第二檢測(cè)信號(hào)，第二直接相位檢測(cè)器170輸出該第二檢測(cè)信號(hào)至延遲線單元120。
該傳統(tǒng)的DLL包括了兩個(gè)相位混合器、兩個(gè)延遲模式單元、以及連接于兩條延遲線的兩個(gè)直接相位檢測(cè)器。
然而，該半導(dǎo)體存儲(chǔ)裝置中每個(gè)該相位混合器、該延遲模式單元、以及該相位檢測(cè)器皆具有較大的尺寸且在半導(dǎo)體存儲(chǔ)裝置中消耗大量的功率，因此，該傳統(tǒng)的DLL不適用于一小尺寸及低功率消耗的半導(dǎo)體存儲(chǔ)裝置。
此外，不管制造程序、溫度和電壓，該兩個(gè)相位混合器其中之一、該兩個(gè)延遲模式單元其中之一、以及該兩個(gè)直接相位檢測(cè)器其中之一皆應(yīng)分別具有與另一個(gè)相位混合器、另一個(gè)延遲模式單元、以及另一個(gè)直接相位檢測(cè)器相同的延遲量，然而，由于該兩個(gè)相位混合器、該兩個(gè)延遲模式單元、以及該兩個(gè)直接相位檢測(cè)器是位于不同區(qū)域，因此很難使得彼此的延遲量互相匹配。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種延遲閉鎖回路，其消耗較低的功率及具有較小的尺寸。
根據(jù)本發(fā)明的一個(gè)方面，提供一種能夠校正占空比的延遲閉鎖回路(DLL)，包括時(shí)鐘緩沖器，接收外部時(shí)鐘信號(hào)及反相外部時(shí)鐘信號(hào)，藉以產(chǎn)生上升沿時(shí)鐘信號(hào)；延遲單元，基于第一比較信號(hào)延遲該上升沿時(shí)鐘信號(hào)，以產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)、第二內(nèi)部時(shí)鐘信號(hào)、第一延遲閉鎖信號(hào)、以及第二延遲閉鎖信號(hào)；工作校正單元，接收該第一及該第二內(nèi)部時(shí)鐘信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生一混合時(shí)鐘信號(hào)；延遲模式單元，將該混合時(shí)鐘信號(hào)延遲，以產(chǎn)生反饋時(shí)鐘信號(hào)；以及第一相位檢測(cè)器，接收該外部時(shí)鐘信號(hào)及該反饋時(shí)鐘信號(hào)，以產(chǎn)生該第一比較信號(hào)。
根據(jù)本發(fā)明的另一方面，提供一種于延遲閉鎖回路中校正時(shí)鐘信號(hào)的占空比的方法，包括下列步驟啟始該延遲閉鎖回路并使能第一延遲線，以產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)，該延遲閉鎖回路包括以串聯(lián)方式連接、用以接收外部時(shí)鐘信號(hào)的該第一延遲線以及第二延遲線；使得該第一內(nèi)部時(shí)鐘信號(hào)通過(guò)反饋回路以產(chǎn)生反饋時(shí)鐘信號(hào)，并將該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)進(jìn)行比較，直到該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步為止；當(dāng)該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步時(shí)，使能該第二延遲線以產(chǎn)生第二內(nèi)部時(shí)鐘信號(hào)；使得該第一內(nèi)部時(shí)鐘信號(hào)通過(guò)該反饋回路以產(chǎn)生該反饋時(shí)鐘信號(hào)，并將該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)進(jìn)行比較，直到該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步為止；以及當(dāng)該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步時(shí)，使能該第一延遲線。


本發(fā)明的其他目標(biāo)以及特征通過(guò)下面結(jié)合附圖的詳細(xì)說(shuō)明可以更清楚圖1表示一傳統(tǒng)的延遲閉鎖回路的方塊圖；圖2表示本發(fā)明一第一實(shí)施例的延遲閉鎖回路的方塊圖；圖3表示圖2的延遲閉鎖回路的操作的流程圖；圖4表示時(shí)鐘信號(hào)的相位的波形圖；圖5表示一工作校正操作的波形圖；圖6表示圖2的權(quán)重控制器的電路圖；圖7表示圖2的相位混合器的電路圖；圖8表示圖2的單元相位混合器的電路圖；以及圖9表示本發(fā)明第二實(shí)施例的延遲閉鎖回路的方塊圖。
具體實(shí)施例方式
以下將通過(guò)參考所附圖示以詳細(xì)說(shuō)明根據(jù)本發(fā)明的用于半導(dǎo)體存儲(chǔ)裝置中的延遲閉鎖回路(DLL)。
圖2是為本發(fā)明一第一實(shí)施例的延遲閉鎖回路的方塊圖。
如圖所示，延遲閉鎖回路包括第一時(shí)鐘緩沖器310、延遲線單元320、控制單元330、延遲模式單元340、第一相位檢測(cè)器350、以及第二時(shí)鐘緩沖器360。
第一時(shí)鐘緩沖器310接收一外部時(shí)鐘信號(hào)CLK以及其反相信號(hào)；亦即一外部時(shí)鐘限制(bar)信號(hào)CLKB，并通過(guò)緩沖外部時(shí)鐘信號(hào)CLK以及外部時(shí)鐘限制信號(hào)CLKB以輸出一上升沿時(shí)鐘信號(hào)rclk。
延遲線單元320接收上升沿時(shí)鐘信號(hào)rclk以及第一比較信號(hào)pd1以輸出第一內(nèi)部時(shí)鐘信號(hào)intclk1、第二內(nèi)部時(shí)鐘信號(hào)intclk2、第一延遲閉鎖信號(hào)1st_lock、以及一第二延遲閉鎖信號(hào)2nd_lock。
延遲線單元320包括第一延遲線322、第二延遲線323、延遲線控制器321、以及閉鎖檢測(cè)器324。
延遲線控制器321接收第一比較信號(hào)pd1、第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock，以產(chǎn)生第一延遲線控制信號(hào)ctr1以及第二延遲線控制信號(hào)ctr2，第一及第二延遲線控制信號(hào)ctr1及ctr2是分別用于控制第一及第二延遲線322及323的延遲量。
第一延遲線322接收上升沿時(shí)鐘信號(hào)rclk，并通過(guò)將上升沿時(shí)鐘信號(hào)rclk延遲根據(jù)第一延遲線控制信號(hào)ctr1的第一預(yù)定延遲時(shí)間，而產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)intclk1。
第一內(nèi)部時(shí)鐘信號(hào)intclk1被輸入至工作反相器IN1并被工作反相器IN1所反相，第二延遲線323接收源自于工作反相器IN1的被反相的第一內(nèi)部時(shí)鐘信號(hào)intclk1，并根據(jù)第二延遲線控制信號(hào)ctr2通過(guò)將該反相信號(hào)延遲第二預(yù)定延遲時(shí)間，而藉此產(chǎn)生第二內(nèi)部時(shí)鐘信號(hào)intclk2。
閉鎖檢測(cè)器324接收第一比較信號(hào)pd1以決定第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2是否被延遲閉鎖，以產(chǎn)生第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock。
控制單元330接收源自于延遲線單元320的第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2、以及第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock，并通過(guò)混合第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的相位，以產(chǎn)生一混合時(shí)鐘信號(hào)mix_clk，此處，控制單元330是比較第一內(nèi)部時(shí)鐘信號(hào)intclk1的相位和第二內(nèi)部時(shí)鐘信號(hào)intclk2的相位，并基于該比較結(jié)果將權(quán)重1-K以及K分別應(yīng)用于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2，以校正第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的工作。
控制單元330包括相位混合器333、權(quán)重控制器332、以及第二相位檢測(cè)器331。
第二相位檢測(cè)器331接收第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的反相信號(hào)，并決定被接收的兩個(gè)信號(hào)中何者的相位領(lǐng)先另一個(gè)，藉此產(chǎn)生第二比較信號(hào)pd2。
權(quán)重控制器332基于第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock以及第二比較信號(hào)pd2而控制權(quán)重1-K及K，此處，權(quán)重K是大于等于0且小于等于1。
延遲模式單元340接收源自于控制單元330的混合時(shí)鐘信號(hào)mix_clk，并將混合時(shí)鐘信號(hào)mix_clk延遲第三預(yù)定延遲時(shí)間，以輸出該延遲信號(hào)使其成為一反饋時(shí)鐘信號(hào)fbclk，此處，該第三預(yù)定延遲時(shí)間是與當(dāng)外部時(shí)鐘信號(hào)CLK通過(guò)該DLL時(shí)所需的一延遲時(shí)間相同。
第一相位檢測(cè)器350接收外部時(shí)鐘信號(hào)CLK以及反饋時(shí)鐘信號(hào)fbclk，并比較外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的相位，以產(chǎn)生第一比較信號(hào)pd1。
第二時(shí)鐘緩沖器360接收并緩沖混合時(shí)鐘信號(hào)mix_clk，以輸出該緩沖信號(hào)使其成為一延遲閉鎖時(shí)鐘信號(hào)DLL_clk。
圖3是為圖2的延遲閉鎖回路的操作的流程圖。
當(dāng)該DLL啟動(dòng)時(shí)，第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock二者皆為邏輯低電平，在步驟401中權(quán)重控制器將權(quán)重K設(shè)為0，由于權(quán)重為0，相位混合器333只接收第一延遲內(nèi)部時(shí)鐘信號(hào)intclk1，以輸出該接收信號(hào)使其成為混合時(shí)鐘信號(hào)mix_clk，延遲線控制器321只控制第一延遲線322。
接著，第一相位檢測(cè)器350比較外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的相位，并在步驟402中決定外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿是否同步。
如果外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿不同步，延遲線控制器321便會(huì)調(diào)整第一延遲線322的一延遲量，直到外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿同步為止，如步驟403所示。
接著，如果外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿同相位；亦即，如果第一內(nèi)部時(shí)鐘信號(hào)intclk1被延遲閉鎖，閉鎖檢測(cè)器324便會(huì)將第一延遲閉鎖信號(hào)1st_lock設(shè)定為高電平，如步驟404所示，在步驟404中，權(quán)重控制器332會(huì)將該權(quán)重設(shè)為1，因此，相位混合器333只會(huì)接收第二內(nèi)部時(shí)鐘信號(hào)intclk2，以將該接收信號(hào)作為混合時(shí)鐘信號(hào)mix_clk而輸出，此處，延遲線控制器321只控制第二延遲線323，。
接著，在步驟405中，第一相位檢測(cè)器350比較外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的相位，以找出外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿是否同步。
如果外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿不同相位，延遲線控制器321便會(huì)調(diào)整第二延遲線323的一延遲量，直到外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿同相位為止，如步驟406所示。
之后，在步驟407中，當(dāng)外部時(shí)鐘信號(hào)CLK和反饋時(shí)鐘信號(hào)fbclk的上升沿同相位時(shí)；亦即，如果第二內(nèi)部時(shí)鐘信號(hào)intclk2被延遲閉鎖，閉鎖檢測(cè)器324便會(huì)將第二延遲閉鎖信號(hào)2nd_lock設(shè)定為高電平，此處，延遲線控制器321只通過(guò)使用第一延遲線控制信號(hào)ctr1而控制第一延遲線322，并且不會(huì)調(diào)整第二延遲線323的一延遲量。
由于第二延遲線323是使用第一延遲線322所輸出的第一內(nèi)部時(shí)鐘信號(hào)intclk1的一反相信號(hào)以產(chǎn)生第二內(nèi)部時(shí)鐘信號(hào)intclk2，因此第二內(nèi)部時(shí)鐘信號(hào)intclk2的相位便可在第一內(nèi)部時(shí)鐘信號(hào)intclk1及第二內(nèi)部時(shí)鐘信號(hào)intclk2的上升沿同相位的狀況下、通過(guò)控制第一延遲線322而被調(diào)整，此處，由于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的相位皆與外部時(shí)鐘信號(hào)CLK的相位相同，因此第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的相位是相同。
圖4是為外部時(shí)鐘信號(hào)CLK、第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2在步驟404中所具有相位的波形圖。
當(dāng)?shù)谝粌?nèi)部時(shí)鐘信號(hào)intclk1被延遲閉鎖、且第二內(nèi)部時(shí)鐘信號(hào)intclk1的一延遲量開(kāi)始被調(diào)整時(shí)，第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的相位便會(huì)相反，這是因?yàn)榈诙舆t線323接收了第一內(nèi)部時(shí)鐘信號(hào)intclk1的一反相信號(hào)。
此處，通過(guò)將第二內(nèi)部時(shí)鐘信號(hào)intclk2延遲tCK/2的延遲量，可以使得第二內(nèi)部時(shí)鐘信號(hào)intclk2獲得延遲閉鎖，此處，tCK是外部時(shí)鐘信號(hào)CLK的時(shí)鐘周期，因此，第二延遲線323具有多個(gè)單元延遲，每個(gè)單元延遲具有tCK/2的延遲量。
圖5是為延遲閉鎖第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2之后所執(zhí)行的工作校正操作的波形圖。
延遲線控制器321控制第一及第二延遲線322及323，并且權(quán)重控制器322是基于第二比較信號(hào)pd2、第一延遲閉鎖信號(hào)1st_lock以及第二延遲閉鎖信號(hào)2nd_lock而決定權(quán)重K。
第二相位檢測(cè)器331決定第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2中何者的下降沿領(lǐng)先另一個(gè)，如果第一內(nèi)部時(shí)鐘信號(hào)intclk1的下降沿領(lǐng)先第二內(nèi)部時(shí)鐘信號(hào)intclk2的下降沿，該第二比較信號(hào)便會(huì)變成邏輯高電平，另一方面，如果第二內(nèi)部時(shí)鐘信號(hào)intclk2的下降沿領(lǐng)先第一內(nèi)部時(shí)鐘信號(hào)intclk1的下降沿，第二比較信號(hào)pd2便會(huì)變成邏輯低電平。
當(dāng)?shù)谝患暗诙舆t閉鎖信號(hào)1st_lock及2nd_lock皆為邏輯高電平，權(quán)重控制器332最后便會(huì)基于第二比較信號(hào)pd2而決定權(quán)重K。
此處，當(dāng)?shù)谝患暗诙舆t閉鎖信號(hào)1st_lock及2nd_lock皆為邏輯高電平；亦即，當(dāng)?shù)谝患暗诙舆t閉鎖信號(hào)1st_lock及2nd_lock被延遲閉鎖時(shí)，第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock的上升沿被同步，但其下降沿并未被同步而具有外部時(shí)鐘信號(hào)CLK所具有的一工作錯(cuò)誤的一時(shí)間差。
之后，相位混合器333于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2上執(zhí)行一相位混合操作，以產(chǎn)生混合時(shí)鐘信號(hào)mix_clk，由于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的上升沿是同步，混合時(shí)鐘信號(hào)mix_clk的上升沿便同步于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的上升沿。
然而，第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的下降沿并未同步，因此，為了產(chǎn)生具有50％占空比的混合時(shí)鐘信號(hào)mix_clk，通過(guò)執(zhí)行該相位混合操作應(yīng)該會(huì)在第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的下降沿之間發(fā)現(xiàn)一中段相位(middle phase)，圖5所示的標(biāo)號(hào)Δ代表一工作變化，其是產(chǎn)生于當(dāng)外部時(shí)鐘信號(hào)CLK通過(guò)第一及第二延遲線322及323之時(shí)。
一般來(lái)說(shuō)，為了找出位于兩個(gè)信號(hào)的上升沿或下降沿之間的一中段相位，一相位混合器會(huì)將一較大的權(quán)重應(yīng)用于兩個(gè)信號(hào)中具有一領(lǐng)先相位的一個(gè)。
那就是說(shuō)，當(dāng)?shù)谝患暗诙舆t閉鎖信號(hào)1st_lock及2nd_lock皆為邏輯高電平時(shí)，權(quán)重控制器332便會(huì)基于第二比較信號(hào)pd2、而將一較大的權(quán)重應(yīng)用于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2中具有一領(lǐng)先相位的一個(gè)。
第二相位檢測(cè)器是比較第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的兩個(gè)下降緣，以決定該兩個(gè)下降緣中何者的下降緣領(lǐng)先另一個(gè)，并基于該比較結(jié)果產(chǎn)生第二比較信號(hào)pd2。
圖6是為權(quán)重控制器332的電路圖。
如圖所示，權(quán)重控制器332接收第二比較信號(hào)pd2、第一延遲閉鎖信號(hào)1st_lock、以及第二延遲閉鎖信號(hào)2nd_lock，以產(chǎn)生一第一選擇信號(hào)sel_1、一第二選擇信號(hào)sel_2、一第一選擇限制信號(hào)sel_1b、以及一第二選擇限制信號(hào)sel_2b，此處，第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b是為邏輯高電平或邏輯低電平，皆是根據(jù)第二比較信號(hào)pd2、以及第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock的邏輯狀態(tài)而定。
權(quán)重K是由第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b的邏輯狀態(tài)而被決定。
舉例來(lái)說(shuō)，如果第一及第二選擇信號(hào)sel_1及sel_2是位于邏輯高電平，而第一及第二選擇限制信號(hào)sel_1b及sel_2b是位于邏輯低電平，則權(quán)重K便被設(shè)為0。
有關(guān)權(quán)重控制器332的操作請(qǐng)參閱圖3至圖7以進(jìn)行說(shuō)明。
在一第一例I中，在一啟始狀態(tài)時(shí)，當(dāng)?shù)谝患暗诙舆t閉鎖信號(hào)1st_lock及2nd_lock位于邏輯低電平，第一及第二選擇信號(hào)sel_1及sel_2是位于邏輯高電平，而第一及第二選擇限制信號(hào)sel_1b及sel_2b則位于邏輯低電平，在這種情況下，權(quán)重控制器332會(huì)根據(jù)第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b的邏輯狀態(tài)而將權(quán)重K設(shè)為0。
在一第二例II中，當(dāng)?shù)谝谎舆t閉鎖信號(hào)1st_lock位于邏輯高電平且第二延遲閉鎖信號(hào)2nd_lock位于邏輯低電平時(shí)，第一及第二選擇信號(hào)sel_1及sel_2會(huì)位于邏輯低電平，而第一及第二選擇限制信號(hào)sel_1b及sel_2b會(huì)位于邏輯高電平，在這種情況下，權(quán)重控制器332會(huì)根據(jù)第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b的邏輯狀態(tài)而將權(quán)重K設(shè)為1。
在一第三例III中，當(dāng)?shù)谝患暗诙舆t閉鎖信號(hào)1st_lock及2nd_lock皆位于邏輯高電平；亦即，當(dāng)?shù)谝患暗诙?nèi)部時(shí)鐘信號(hào)intclk1及intclk2的上升沿同步時(shí)，權(quán)重K便由第二比較信號(hào)pd2的邏輯狀態(tài)所決定。
在這種情況下，如果第二比較信號(hào)pd2位于邏輯高電平；亦即，如果第一內(nèi)部時(shí)鐘信號(hào)intclk1的下降沿領(lǐng)先第二內(nèi)部時(shí)鐘信號(hào)intclk2的下降沿，第一選擇信號(hào)sel_1及第二選擇限制信號(hào)sel_2b便位于邏輯低電平，且第二選擇信號(hào)sel_2及第一選擇限制信號(hào)sel_1b則是位于邏輯高電平，因此，權(quán)重控制器332會(huì)根據(jù)第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b的邏輯狀態(tài)而將權(quán)重K設(shè)為1/3。
另一方面，如果第二比較信號(hào)pd2位于邏輯低電平；亦即，如果第一內(nèi)部時(shí)鐘信號(hào)intclk1的下降沿落后第二內(nèi)部時(shí)鐘信號(hào)intclk2的下降沿，第一選擇信號(hào)sel_1及第二選擇限制信號(hào)sel_2b便位于邏輯高電平，且第二選擇信號(hào)sel_2及第一選擇限制信號(hào)sel_1b則是位于邏輯低電平，因此，權(quán)重控制器332會(huì)根據(jù)第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b的邏輯狀態(tài)而將權(quán)重K設(shè)為2/3。
表格1

表格1簡(jiǎn)明地顯示上述權(quán)重控制器332的操作。
圖7是為圖2的相位混合器333的電路圖。
如圖所示，相位混合器333包括一第一相位選擇器810、一第二相位選擇器820、以及一輸出控制器830。
第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2分別被輸入至第一及第二相位選擇器810及820，第一及第二相位選擇器810及820皆分別包括多個(gè)相位混合器811至813及821至823，此處，第一及第二相位選擇器810及820所分別包含的單元相位混合器的數(shù)目可以大于3，以便于更為精細(xì)地調(diào)整權(quán)重K。
每個(gè)單元相位混合器811、812、822、及823皆接收第二選擇信號(hào)sel_2以及第二選擇限制信號(hào)sel_2b；每個(gè)單元相位混合器813及821則皆接收接收第一選擇信號(hào)sel_1以及第一選擇限制信號(hào)sel_1b。
當(dāng)?shù)谝患暗诙?nèi)部時(shí)鐘信號(hào)intclk1及intclk2的上升沿同步、且第一內(nèi)部時(shí)鐘信號(hào)intclk1的下降沿落后第二內(nèi)部時(shí)鐘信號(hào)intclk2的下降沿時(shí)，第一選擇信號(hào)sel_1以及第二選擇限制信號(hào)sel_2b是位于邏輯高電平，而第二選擇信號(hào)sel_2以及第一選擇限制信號(hào)sel_1b則位于邏輯低電平，因此，單元相位混合器813、822、以及823便被使能，在此時(shí)刻，單元相位混合器813、822、以及823是以反相器的方式操作，接著，1/3的權(quán)重便會(huì)被應(yīng)用至第一內(nèi)部時(shí)鐘信號(hào)intclk1而一2/3的權(quán)重則會(huì)被應(yīng)用至第二內(nèi)部時(shí)鐘信號(hào)intclk2。
那就是說(shuō)，由于第二內(nèi)部時(shí)鐘信號(hào)intclk2的下降沿領(lǐng)先第一內(nèi)部時(shí)鐘信號(hào)intclk1的下降沿，因此第二相位選擇器820所具有被使能的單元相位混合器較第一相位選擇器810所具有被使能的單元相位混合器來(lái)得更多，藉此相較于第一內(nèi)部時(shí)鐘信號(hào)intclk1、可應(yīng)用一較大的權(quán)重于第二內(nèi)部時(shí)鐘信號(hào)intclk2之上，因此，便可于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的下降沿之間發(fā)現(xiàn)一中段相位。
在此同時(shí)，通過(guò)控制單元相位混合器811至813、以及821至823中每個(gè)所包含的一晶體管的尺寸，可以產(chǎn)生接近0.5的權(quán)重。
當(dāng)半導(dǎo)體存儲(chǔ)裝置為了減少功率的消耗而處于電緣關(guān)閉模式時(shí)，輸出控制器830會(huì)基于一電源關(guān)閉模式信號(hào)pwrdn而停止輸出混合時(shí)鐘信號(hào)mix_clk，此處，當(dāng)半導(dǎo)體存儲(chǔ)裝置處于電源關(guān)閉模式時(shí)，電源關(guān)閉模式信號(hào)pwrdn會(huì)比啟動(dòng)成為邏輯高電平。
圖8是為單元相位混合器811至813、以及821至823的電路圖。
如圖所示，每個(gè)單元相位混合器811至813、以及821至823中皆包括一第一及一第二p-通道金氧半(PMOS)晶體管P1及P2，亦包括一第一及一第二n-通道金氧半(NMOS)晶體管N1及N2。
第一PMOS晶體管P1是連接于一電源供應(yīng)電壓VDD以及第二PMOS晶體管P2之間，第一PMOS晶體管P1的柵極接收第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的其中之一。
第二PMOS晶體管P2是連接于第一PMOS晶體管P1以及第二NMOS晶體管N2之間，第二PMOS晶體管P2的柵極接收第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b的其中之一。
第一NMOS晶體管N1是連接于第二NMOS晶體管N2和一接地電壓VSS之間，第一NMOS晶體管N1的柵極接收第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的其中之一。
第二NMOS晶體管N2是連接于第二PMOS晶體管P2以及第一NMOS晶體管N1之間，第二NMOS晶體管N2的柵極接收第一及第二選擇信號(hào)sel_1及sel_2、以及第一及第二選擇限制信號(hào)sel_1b及sel_2b的其中之一。
圖9是為本發(fā)明一第二實(shí)施例的延遲閉鎖回路的方塊圖。
如圖所示，本發(fā)明第二實(shí)施例的DLL包括一第一時(shí)鐘緩沖器1010、一延遲線單元1020、一控制單元1030、一延遲模式單元1040、一第一相位檢測(cè)器1050、以及一第二時(shí)鐘緩沖器1060。
第一時(shí)鐘緩沖器1010接收一外部時(shí)鐘信號(hào)CLK及其反相信號(hào)---即一外部時(shí)鐘限制信號(hào)CLKB---，以通過(guò)緩沖外部時(shí)鐘信號(hào)CLK及外部時(shí)鐘限制信號(hào)CLKB而輸出一上升沿時(shí)鐘信號(hào)rclk1。
延遲線單元1020接收上升沿時(shí)鐘信號(hào)rclk1及rclk2、以及一第一比較信號(hào)pd1，以輸出一第一內(nèi)部信號(hào)intclk1、一第二內(nèi)部信號(hào)intclk2、一第一延遲閉鎖信號(hào)1st_lock、以及一第二延遲閉鎖信號(hào)2nd_lock。
延遲線單元1020包括一第一延遲線1022、一第二延遲線1023、一延遲線控制器1021、以及一閉鎖檢測(cè)器1024。
延遲線控制器1021接收第一比較信號(hào)pd1、以及第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock，以產(chǎn)生一第一延遲線控制信號(hào)ctr1以及一第二延遲線控制信號(hào)ctr2，第一延遲線控制信號(hào)ctr1以及第二延遲線控制信號(hào)ctr2是分別用以控制第一及第二延遲線1022及1023的延遲量。
第一延遲線1022是接收上升沿時(shí)鐘信號(hào)rclk1，并根據(jù)第一延遲線控制信號(hào)ctr1、通過(guò)將上升沿時(shí)鐘信號(hào)rclk1延遲一第一預(yù)定延遲時(shí)間而產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)intclk1。
第一內(nèi)部時(shí)鐘信號(hào)intclk1被輸入一工作反相器IN1并被工作反相器IN1所反相，第二延遲線1023是接收源自于工作反相器IN1的被反相的第一內(nèi)部時(shí)鐘信號(hào)intclk1，并根據(jù)第二延遲線控制信號(hào)ctr2、通過(guò)將被反相的第一內(nèi)部時(shí)鐘信號(hào)intclk1延遲一第二預(yù)定延遲時(shí)間，而產(chǎn)生第二內(nèi)部時(shí)鐘信號(hào)intclk2。
閉鎖檢測(cè)器1024接收第一比較信號(hào)pd1以決定第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2是否被延遲閉鎖，藉以產(chǎn)生第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock。
控制單元1030接收源自于延遲線單元1020的第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2以及第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock，通過(guò)混合第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的相位而產(chǎn)生一混合時(shí)鐘信號(hào)mix_clk，此處，控制單元1030是比較第一內(nèi)部時(shí)鐘信號(hào)intclk1的相位以及第二內(nèi)部時(shí)鐘信號(hào)intclk2的相位，并基于該比較結(jié)果將權(quán)重1-K以及K分別應(yīng)用于第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2，以校正第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的工作。
控制單元1030包括一相位混合器1033、一權(quán)重控制器1032、以及一第二相位檢測(cè)器1031。
第二相位檢測(cè)器1031接收第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2的反相信號(hào)，并決定第一及第二內(nèi)部時(shí)鐘信號(hào)intclk1及intclk2中何者的相位領(lǐng)先另一個(gè)，以產(chǎn)生一第二比較信號(hào)pd2。
權(quán)重控制器1032基于第一及第二延遲閉鎖信號(hào)1st_lock及2nd_lock以及第二比較信號(hào)pd2而控制權(quán)重1-K及K，此處，權(quán)重K是大于或等于0且小于或等于1。
延遲模式單元1040接收源自于控制單元1030的混合時(shí)鐘信號(hào)mix_clk，并將混合時(shí)鐘信號(hào)mix_clk延遲一第三預(yù)定延遲時(shí)間，以輸出該延遲信號(hào)使其成為一反饋時(shí)鐘信號(hào)fbclk，此處，該第三預(yù)定延遲時(shí)間是與當(dāng)外部時(shí)鐘信號(hào)CLK通過(guò)該DLL時(shí)所需的一延遲時(shí)間相同。
第一相位檢測(cè)器1050接收上升沿時(shí)鐘信號(hào)rclk1以及反饋時(shí)鐘信號(hào)fbclk，并比較上升沿時(shí)鐘信號(hào)rclk1和反饋時(shí)鐘信號(hào)fbclk的相位，以產(chǎn)生第一比較信號(hào)pd1。
第二時(shí)鐘緩沖器1060接收并緩沖混合時(shí)鐘信號(hào)mix_clk，以輸出該緩沖信號(hào)使其成為一延遲閉鎖時(shí)鐘信號(hào)DLL_clk。
與圖2所示的DLL做比較，于圖9所示的DLL的第1相位檢測(cè)器350接收上升線時(shí)鐘信號(hào)rclk而不是外部時(shí)鐘信號(hào)CLK，因此，第1時(shí)鐘緩沖器1010應(yīng)考慮去設(shè)計(jì)第1相位檢測(cè)器1050，及第1時(shí)鐘緩沖器1010的延遲量是為熟習(xí)此技藝者所知。
如上所述，本發(fā)明的DLL可以減少延遲模式單元、相位檢測(cè)器、以及相位混合器的使用數(shù)量，因此，本發(fā)明的DLL能夠減少功率損耗，且DLL的尺寸亦能夠減小，而網(wǎng)路晶粒(net die)的數(shù)量可能會(huì)增加。
此外，由于傳統(tǒng)的DLL中包含了將相位混合器的輸出信號(hào)反饋至延遲模式的兩條反饋線，因此兩個(gè)反饋線之間會(huì)產(chǎn)生一延遲量差額，是故，由于該延遲量差額的關(guān)系在校正一時(shí)鐘信號(hào)的一占空比之時(shí)很容易發(fā)生錯(cuò)誤，然而，本發(fā)明的DLL是使用將一相位混合器的一輸出信號(hào)反饋至一延遲線的單一反饋線，因此，本發(fā)明的DLL能夠更為精確地校正占空比。
本發(fā)明包含了于2003年11月20日對(duì)韓國(guó)專利局所提出申請(qǐng)的韓國(guó)申請(qǐng)第2003-82570號(hào)發(fā)明件的主要內(nèi)容，其全部?jī)?nèi)容皆附加于此處而作為參考之用。
即使本發(fā)明發(fā)明是以以上的較佳實(shí)施例來(lái)作說(shuō)明，然而對(duì)于熟習(xí)本項(xiàng)技術(shù)者來(lái)說(shuō)，本發(fā)明仍不限于這些實(shí)施例和使用方法，尤有甚者，凡依本發(fā)明所附權(quán)利要求所做的均等變化及修飾，皆為本發(fā)明權(quán)利要求所涵蓋。
本發(fā)明摘要附圖元件代表符號(hào)簡(jiǎn)單說(shuō)明310 第一時(shí)鐘緩沖器320 延遲線單元321 延遲線控制器322 第一延遲線323 第二延遲線324 閉鎖檢測(cè)器330 工作錯(cuò)誤控制單元331 第二相位檢測(cè)器332 權(quán)重控制器333 相位混合器340 延遲模式單元350 第一相位檢測(cè)器360 第二時(shí)鐘緩沖器intclk1 第一延遲內(nèi)部時(shí)鐘信號(hào)intclk2 第二延遲內(nèi)部時(shí)鐘信號(hào)CLK 外部時(shí)鐘信號(hào)CLKB 外部時(shí)鐘限制信號(hào)rclk 上升沿時(shí)鐘信號(hào)pd1 第一比較信號(hào)pd2 第二比較信號(hào)1st_lock 第一延遲閉鎖信號(hào)2nd_lock 第二延遲閉鎖信號(hào)
ctr1 第一延遲線控制信號(hào)ctr2 第二延遲線控制信號(hào)mix_clk 混合時(shí)鐘信號(hào)1-K 第一權(quán)重K第二權(quán)重Fbclk反饋時(shí)鐘信號(hào)DLL_clk 延遲閉鎖時(shí)鐘信號(hào)INI 工作反相器圖示符號(hào)說(shuō)明110 緩沖器120 延遲線單元121 第一控制器122 第一延遲線123 第二控制器124 第二延遲線130 工作錯(cuò)誤控制器131 第一相位檢測(cè)器132 混合器控制器133 第一相位混合器134 第二相位混合器140 第一延遲模式單元150 第一直接相位檢測(cè)器160 第二延遲模式單元170 第二直接相位檢測(cè)器
310第一時(shí)鐘緩沖器320延遲線單元321延遲線控制器322第一延遲線323第二延遲線324閉鎖檢測(cè)器330控制單元331第二相位檢測(cè)器332權(quán)重控制器333相位混合器340延遲模式單元350第一相位檢測(cè)器360第二時(shí)鐘緩沖器810第一相位選擇器811相位混合器812相位混合器813相位混合器820第二相位選擇器821相位混合器822相位混合器823相位混合器830輸出控制器1010 第一時(shí)鐘緩沖器1020 延遲線單元
1021延遲線控制器1022第一延遲線1023第二延遲線1024閉鎖檢測(cè)器1030控制單元1031第二相位檢測(cè)器1032權(quán)重控制器1033相位混合器1040延遲模式單元1050第一相位檢測(cè)器1060第二時(shí)鐘緩沖器ext_clk 外部時(shí)鐘信號(hào)intclk1 第一延遲內(nèi)部時(shí)鐘信號(hào)intclk2 第二延遲內(nèi)部時(shí)鐘信號(hào)int_clk 第一工作控制時(shí)鐘信號(hào)intclk2’第二工作控制時(shí)鐘信號(hào)iclk1 第一補(bǔ)償時(shí)鐘信號(hào)iclk2 第二補(bǔ)償時(shí)鐘信號(hào)CLK 外部時(shí)鐘信號(hào)CLKB外部時(shí)鐘限制信號(hào)rclk上升沿時(shí)鐘信號(hào)pd1 第一比較信號(hào)pd2 第二比較信號(hào)1st_lock第一延遲閉鎖信號(hào)
2nd_lock第二延遲閉鎖信號(hào)ctr1第一延遲線控制信號(hào)ctr2第二延遲線控制信號(hào)mix_clk 混合時(shí)鐘信號(hào)K 權(quán)重1-K 權(quán)重fbclk 反饋時(shí)鐘信號(hào)DLL_clk 延遲閉鎖時(shí)鐘信號(hào)sel_1 第一選擇信號(hào)sel_2 第二選擇信號(hào)sel_1b 第一選擇限制信號(hào)sel_2b 第二選擇限制信號(hào)P1 第一p-通道金氧半晶體管P2 第二p-通道金氧半晶體管N1 第一n-通道金氧半晶體管)N2 第二n-通道金氧半晶體管VDD 電源供應(yīng)電壓VSS 接地電壓TCK 時(shí)鐘周期Δ 工作變化Pwrdn 電源關(guān)閉模式信號(hào)
權(quán)利要求
1.一種用于校正時(shí)鐘信號(hào)的占空比的延遲閉鎖回路，包括時(shí)鐘緩沖器，接收外部時(shí)鐘信號(hào)及反相外部時(shí)鐘信號(hào)，以通過(guò)緩沖該外部時(shí)鐘信號(hào)及該反相外部時(shí)鐘信號(hào)產(chǎn)生上升沿時(shí)鐘信號(hào)；延遲裝置，基于第一比較信號(hào)延遲該上升沿時(shí)鐘信號(hào)，以產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)、第二內(nèi)部時(shí)鐘信號(hào)、第一延遲閉鎖信號(hào)、以及第二延遲閉鎖信號(hào)；工作校正裝置，接收該第一及該第二內(nèi)部時(shí)鐘信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生一混合時(shí)鐘信號(hào)，該混合時(shí)鐘信號(hào)是通過(guò)混合該第一及該第二內(nèi)部時(shí)鐘信號(hào)的相位、并分別應(yīng)用第一權(quán)重及第二權(quán)重至該第一及該第二內(nèi)部時(shí)鐘信號(hào)而獲得工作校正；延遲模式單元，將該混合時(shí)鐘信號(hào)延遲一預(yù)定延遲時(shí)間，以產(chǎn)生反饋時(shí)鐘信號(hào)；以及第一相位檢測(cè)器，接收該外部時(shí)鐘信號(hào)及該反饋時(shí)鐘信號(hào)，以通過(guò)比較該外部時(shí)鐘信號(hào)及該反饋時(shí)鐘信號(hào)的相位產(chǎn)生該第一比較信號(hào)。
2.如權(quán)利要求1所述的延遲閉鎖回路，其中該延遲裝置包括延遲線控制器，接收該第一比較信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生第一延遲線控制信號(hào)及第二延遲線控制信號(hào)；第一延遲線，接收該上升沿時(shí)鐘信號(hào)，并基于該第一延遲線控制信號(hào)延遲該上升沿時(shí)鐘信號(hào)，以產(chǎn)生該第一內(nèi)部時(shí)鐘信號(hào)；第二延遲線，接收該第一內(nèi)部時(shí)鐘信號(hào)的反相信號(hào)，并基于該第二延遲線控制信號(hào)延遲該反相信號(hào)，以產(chǎn)生該第二內(nèi)部時(shí)鐘信號(hào)；以及閉鎖檢測(cè)器，接收該第一比較信號(hào)，并基于該第一比較信號(hào)決定該第一及該第二延遲線是否被延遲閉鎖，以產(chǎn)生該第一及該第二延遲閉鎖信號(hào)。
3.如權(quán)利要求2所述的延遲閉鎖回路，其中該工作校正裝置包括第二相位檢測(cè)器，接收該第一及該第二內(nèi)部時(shí)鐘信號(hào)的反相信號(hào)，并決定被接收的該信號(hào)中哪個(gè)的下降沿領(lǐng)先另一個(gè)，以產(chǎn)生第二比較信號(hào)；權(quán)重控制器，接收該第二比較信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生一權(quán)重值；以及相位混合器，接收該第一及該第二內(nèi)部時(shí)鐘信號(hào)，通過(guò)混合相位、將該權(quán)重值應(yīng)用至該第二內(nèi)部時(shí)鐘信號(hào)以及將第二權(quán)重值應(yīng)用至該第一內(nèi)部時(shí)鐘信號(hào)，以產(chǎn)生該混合時(shí)鐘信號(hào)，其中該第二權(quán)重值是為從1減去該權(quán)重值的一值。
4.如權(quán)利要求3所述的延遲閉鎖回路，其中該權(quán)重值包括第一選擇信號(hào)、第二選擇信號(hào)、第一選擇限制信號(hào)、以及第二選擇限制信號(hào)。
5.如權(quán)利要求4所述的延遲閉鎖回路，其中當(dāng)該第一及該第二延遲閉鎖信號(hào)位于第一邏輯電平時(shí)，該權(quán)重控制器使得該第一及該第二選擇信號(hào)位于第二邏輯電平，并使得該第一及該第二選擇限制信號(hào)位于第一邏輯電平。
6.如權(quán)利要求4所述的延遲閉鎖回路，其中當(dāng)該第一延遲閉鎖信號(hào)位于第二邏輯電平且該第二延遲閉鎖信號(hào)位于第一邏輯電平時(shí)，該權(quán)重控制器使得該第一及該第二選擇信號(hào)位于第一邏輯電平，并使得該第一及該第二選擇限制信號(hào)位于第二邏輯電平。
7.如權(quán)利要求4所述的延遲閉鎖回路，其中當(dāng)該第一及該第二延遲閉鎖信號(hào)以及該第二比較信號(hào)位于第二邏輯電平時(shí)，該權(quán)重控制器使得該第一選擇信號(hào)及該第二選擇限制信號(hào)位于第一邏輯電平，并使得該第一選擇限制及該第二選擇信號(hào)位于第一邏輯電平。
8.如權(quán)利要求4所述的延遲閉鎖回路，其中當(dāng)該第一及該第二延遲閉鎖信號(hào)位于第二邏輯電平并且該第二比較信號(hào)位于第一邏輯電平時(shí)，該權(quán)重控制器使得該第一選擇信號(hào)及該第二選擇限制信號(hào)位于第二邏輯電平，并使得該第一選擇限制信號(hào)及該第二選擇信號(hào)位于第一邏輯電平。
9.如權(quán)利要求4所述的延遲閉鎖回路，其中該相位混合器包括第一相位選擇器，基于該第一及該第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)校正該第一內(nèi)部時(shí)鐘信號(hào)的相位；以及第二相位選擇器，基于該第一及該第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)校正該第二內(nèi)部時(shí)鐘信號(hào)的一相位。
10.如權(quán)利要求9所述的延遲閉鎖回路，其中該第一相位選擇器包括多個(gè)單元相位混合器，每個(gè)該單元相位混合器接收該第一及該第二選擇信號(hào)或該第一及該第二選擇限制信號(hào)。
11.如權(quán)利要求10所述的延遲閉鎖回路，其中該多個(gè)單元相位混合器中的每個(gè)包括第一PMOS晶體管，其源極及柵極分別連接于一電源供應(yīng)電壓以及該第一及該第二內(nèi)部時(shí)鐘信號(hào)其中之一；第二PMOS晶體管，其源極及柵極分別連接于該第一PMOS晶體管的漏極以及該第一及第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)其中之第一NMOS晶體管，其源極及柵極分別連接于一接地電壓以及該第一及該第二內(nèi)部時(shí)鐘信號(hào)其中之一；以及第二NMOS晶體管，其漏極及柵極分別連接于該第二PMOS晶體管的漏極以及該第一及第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)其中之
12.一種用于校正時(shí)鐘信號(hào)的占空比的延遲閉鎖回路，包括時(shí)鐘緩沖器，接收外部時(shí)鐘信號(hào)及反相外部時(shí)鐘信號(hào)，以通過(guò)緩沖該外部時(shí)鐘信號(hào)及該反相外部時(shí)鐘信號(hào)產(chǎn)生上升沿時(shí)鐘信號(hào)；延遲裝置，基于第一比較信號(hào)延遲該上升沿時(shí)鐘信號(hào)，以產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)、第二內(nèi)部時(shí)鐘信號(hào)、第一延遲閉鎖信號(hào)、以及第二延遲閉鎖信號(hào)；工作校正裝置，接收該第一及該第二內(nèi)部時(shí)鐘信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生一混合時(shí)鐘信號(hào)，該混合時(shí)鐘信號(hào)是通過(guò)混合該第一及該第二內(nèi)部時(shí)鐘信號(hào)的相位、并分別應(yīng)用第一權(quán)重及第二權(quán)重至該第一及該第二內(nèi)部時(shí)鐘信號(hào)而獲得工作校正；延遲模式單元，將該混合時(shí)鐘信號(hào)延遲一預(yù)定延遲時(shí)間，以產(chǎn)生一反饋時(shí)鐘信號(hào)；以及第一相位檢測(cè)器，接收該上升沿時(shí)鐘信號(hào)及該反饋時(shí)鐘信號(hào)，以通過(guò)比較該上升沿時(shí)鐘信號(hào)及該反饋時(shí)鐘信號(hào)的相位產(chǎn)生該第一比較信號(hào)。
13.如權(quán)利要求12所述的延遲閉鎖回路，其中該延遲裝置包括延遲線控制器，接收該第一比較信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生第一延遲線控制信號(hào)及第二延遲線控制信號(hào)；第一延遲線，接收該上升沿時(shí)鐘信號(hào)，并基于該第一延遲線控制信號(hào)延遲該上升沿時(shí)鐘信號(hào)，以產(chǎn)生該第一內(nèi)部時(shí)鐘信號(hào)；第二延遲線，接收該第一內(nèi)部時(shí)鐘信號(hào)的反相信號(hào)，并基于該第二延遲線控制信號(hào)延遲該反相信號(hào)，以產(chǎn)生該第二內(nèi)部時(shí)鐘信號(hào)；以及閉鎖檢測(cè)器，接收該第一比較信號(hào)，并基于該第一比較信號(hào)決定該第一及該第二延遲線是否被延遲閉鎖，以產(chǎn)生該第一及該第二延遲閉鎖信號(hào)。
14.如權(quán)利要求13所述的延遲閉鎖回路，其中該工作校正裝置包括第二相位檢測(cè)器，接收該第一及該第二內(nèi)部時(shí)鐘信號(hào)的反相信號(hào)，并決定被接收的該信號(hào)中哪個(gè)的下降沿領(lǐng)先另一個(gè)，以產(chǎn)生第二比較信號(hào)；權(quán)重控制器，接收該第二比較信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生一權(quán)重值；以及相位混合器，接收該第一及該第二內(nèi)部時(shí)鐘信號(hào)，通過(guò)混合相位、將該權(quán)重值應(yīng)用至該第二內(nèi)部時(shí)鐘信號(hào)以及將第二權(quán)重值應(yīng)用至該第一內(nèi)部時(shí)鐘信號(hào)，以產(chǎn)生該混合時(shí)鐘信號(hào)，其中該第二權(quán)重值是用1減去該權(quán)重值的一值。
15.如權(quán)利要求14所述的延遲閉鎖回路，其中該權(quán)重值包括第一選擇信號(hào)、第二選擇信號(hào)、第一選擇限制信號(hào)、以及第二選擇限制信號(hào)。
16.如權(quán)利要求15所述的延遲閉鎖回路，其中當(dāng)該第一及該第二延遲閉鎖信號(hào)位于第一邏輯電平時(shí)，該權(quán)重控制器使得該第一及該第二選擇信號(hào)位于第二邏輯電平，并使得該第一及該第二選擇限制信號(hào)位于第一邏輯電平。
17.如權(quán)利要求15所述的延遲閉鎖回路，其中當(dāng)該第一延遲閉鎖信號(hào)位于第二邏輯電平且該第二延遲閉鎖信號(hào)位于第一邏輯電平時(shí)，該權(quán)重控制器使得該第一及該第二選擇信號(hào)位于第一邏輯電平，并使得該第一及該第二選擇限制信號(hào)位于第二邏輯電平。
18.如權(quán)利要求15所述的延遲閉鎖回路，其中當(dāng)該第一及該第二延遲閉鎖信號(hào)以及該第二比較信號(hào)位于第二邏輯電平時(shí)，該權(quán)重控制器使得該第一選擇信號(hào)及該第二選擇限制信號(hào)位于第一邏輯電平，并使得該第一選擇限制信號(hào)及該第二選擇信號(hào)位于第一邏輯電平。
19.如權(quán)利要求15所述的延遲閉鎖回路，其中當(dāng)該第一及該第二延遲閉鎖信號(hào)位于第二邏輯電平且該第二比較信號(hào)位于第一邏輯電平時(shí)，該權(quán)重控制器使得該第一選擇信號(hào)及該第二選擇限制信號(hào)位于第二邏輯電平，并使得該第一選擇限制信號(hào)及該第二選擇信號(hào)位于第一邏輯電平。
20.如權(quán)利要求15所述的延遲閉鎖回路，其中該相位混合器包括第一相位選擇器，基于該第一及該第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)校正該第一內(nèi)部時(shí)鐘信號(hào)的一相位；以及第二相位選擇器，基于該第一及該第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)校正該第二內(nèi)部時(shí)鐘信號(hào)的一相位。
21.如權(quán)利要求20所述的延遲閉鎖回路，其中該第一相位選擇器包括包括多個(gè)單元相位混合器，每個(gè)該單元相位混合器接收該第一及該第二選擇信號(hào)或該第一及該第二選擇限制信號(hào)。
22.如權(quán)利要求21所述的延遲閉鎖回路，其中該多個(gè)單元相位混合器中的每個(gè)包括第一PMOS晶體管，其源極及柵極分別連接于一電源供應(yīng)電壓以及該第一及該第二內(nèi)部時(shí)鐘信號(hào)其中之一；第二PMOS晶體管，其源極及柵極分別連接于該第一PMOS晶體管的漏極以及該第一及第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)其中之第一NMOS晶體管，其源極及柵極分別連接于一接地電壓以及該第一及該第二內(nèi)部時(shí)鐘信號(hào)其中之一；以及第二NMOS晶體管，其漏極及柵極分別連接于該第二PMOS晶體管的漏極以及該第一及第二選擇信號(hào)和該第一及該第二選擇限制信號(hào)其中之
23.一種用于延遲閉鎖回路中校正時(shí)鐘信號(hào)的占空比的方法，包括下列步驟(a)啟始該延遲閉鎖回路并使能第一延遲線，以產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)，該延遲閉鎖回路包括以串聯(lián)方式連接、用以接收外部時(shí)鐘信號(hào)的第一延遲線以及第二延遲線；(b)使得該第一內(nèi)部時(shí)鐘信號(hào)通過(guò)反饋回路以產(chǎn)生反饋時(shí)鐘信號(hào)，并將該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)進(jìn)行比較，直到該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步為止；(c)當(dāng)該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步時(shí)，使能該第二延遲線以產(chǎn)生第二內(nèi)部時(shí)鐘信號(hào)；(d)使得該第一內(nèi)部時(shí)鐘信號(hào)通過(guò)該反饋回路以產(chǎn)生該反饋時(shí)鐘信號(hào)，并將該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)進(jìn)行比較，直到該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步為止；以及(e)當(dāng)該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿同步時(shí)，使能該第一延遲線。
24.如權(quán)利要求23所述的于延遲閉鎖回路中校正時(shí)鐘信號(hào)的占空比的方法，其中該第一內(nèi)部時(shí)鐘信號(hào)是通過(guò)緩沖該外部時(shí)鐘信號(hào)所產(chǎn)生。
25.如權(quán)利要求23所述的于延遲閉鎖回路中校正時(shí)鐘信號(hào)的占空比的方法，其中步驟(b)中更包括一步驟(f)當(dāng)該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿不同步時(shí)，控制該第一延遲線的一延遲量。
26.如權(quán)利要求23所述的于延遲閉鎖回路中校正時(shí)鐘信號(hào)之占空比的方法，其中步驟(d)中更包括一步驟(g)當(dāng)該反饋時(shí)鐘信號(hào)與該外部時(shí)鐘信號(hào)的上升沿不同步時(shí)，控制該第二延遲線的一延遲量。
全文摘要
一種能夠校正占空比的延遲閉鎖回路(DLL)，包括時(shí)鐘緩沖器，用于接收外部時(shí)鐘信號(hào)和反相的外部時(shí)鐘信號(hào)以產(chǎn)生上升沿時(shí)鐘信號(hào)；延遲單元，用于基于第一比較信號(hào)延遲所述上升沿時(shí)鐘信號(hào)以便產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)，第二內(nèi)部時(shí)鐘信號(hào)，第一延遲鎖定信號(hào)和第二延遲鎖定信號(hào)；工作校正單元，用于接收該第一和該第二內(nèi)部時(shí)鐘信號(hào)和該第一及該第二延遲閉鎖信號(hào)，以產(chǎn)生一混合時(shí)鐘信號(hào)；延遲模式單元，用于將該混合時(shí)鐘信號(hào)延遲以產(chǎn)生反饋時(shí)鐘信號(hào)；以及第一相位檢測(cè)器，用于接收該外部時(shí)鐘信號(hào)及該反饋時(shí)鐘信號(hào)，以產(chǎn)生該第一比較信號(hào)。
文檔編號(hào)H03K5/13GK1619966SQ200410086650
公開(kāi)日2005年5月25日 申請(qǐng)日期2004年11月19日 優(yōu)先權(quán)日2003年11月20日
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