專利名稱：用于瞬時(shí)信號(hào)的分立的設(shè)置/復(fù)位通路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及數(shù)字設(shè)備，更具體地是涉及將周期性數(shù)字信號(hào)的狀態(tài)躍變由一個(gè)電路節(jié)點(diǎn)傳到另一個(gè)電路節(jié)點(diǎn)，且具有最小的延遲。
當(dāng)代數(shù)字電子實(shí)現(xiàn)了被稱為互補(bǔ)型MOS(CMOS)的邏輯電路家族所控制的大規(guī)模集成電路(LSI)技術(shù)。CMOS邏輯的基本結(jié)構(gòu)是CMOS反相器，其上部PMOS與下部NMOS以推-挽結(jié)構(gòu)類型連接在一起。該結(jié)構(gòu)的優(yōu)點(diǎn)在于當(dāng)反相器處于其非開關(guān)狀態(tài)之一時(shí)幾乎沒有電流流過當(dāng)輸入信號(hào)是低邏輯電平(例如，地或負(fù)電壓)時(shí)底部NMOS晶體管關(guān)斷，而頂部(PMOS)晶體管則將輸出拉向供電電壓；當(dāng)輸入接收一個(gè)邏輯高電平輸入時(shí)，晶體管即將其狀態(tài)反向。除了比其它的邏輯電路家族(例如晶體管-晶體管邏輯)具有低功耗的特點(diǎn)外，CMOS可以提供附加的優(yōu)點(diǎn)，即發(fā)熱較少，以及需要的半導(dǎo)體空間較小，從而允許集成電路封裝的密度更大。
但是，MOS電路的一個(gè)嚴(yán)重的局限是MOS結(jié)構(gòu)內(nèi)的各種固有電容，它們影響了開關(guān)的速度和運(yùn)算的速度。限制MOS晶體管的大小會(huì)限制固有電容，但是這限制了由晶體管提供的用以驅(qū)動(dòng)下一級(jí)電容的電流。有時(shí)必須由MOS形成的信號(hào)驅(qū)動(dòng)大電容(例如在多個(gè)MOS邏輯門的形式下)，需要較大的CMOS晶體管。在這種情況下可以通過使用一系列級(jí)聯(lián)的CMOS反相器(在這一領(lǐng)域技術(shù)中有時(shí)稱為″buffering up″)傳送驅(qū)動(dòng)信號(hào)的方法來使最后的延遲減至最小，每個(gè)反相器的體積要比其前一個(gè)大，直至最后一級(jí)，這一級(jí)結(jié)構(gòu)足以滿足以最小延遲驅(qū)動(dòng)電容的需要。
MOS晶體管的速度與其體積也就是MOS晶體管溝道的寬度與長度有關(guān)。在這一技術(shù)中，作為一般標(biāo)準(zhǔn)的方法是制造所用生產(chǎn)工藝允許的最小溝道長度的MOS晶體管(PMOS和NMOS晶體管結(jié)構(gòu))，因?yàn)檫@使晶體管能提供的電流最大而使晶體管的電容最小。因此，這里關(guān)于晶體管體積的討論在沒有另外說明的情況下即指問題中晶體管的溝道寬度。
回到CMOS反相器結(jié)構(gòu)中，CMOS反相器的PMOS和NMOS晶體管分別將輸出節(jié)點(diǎn)的輸出拉向一種電壓或是另一種電壓的速度，也就是反相器的延遲時(shí)間，是與驅(qū)動(dòng)晶體管的體積和被驅(qū)動(dòng)晶體管的大小直接相關(guān)的。這種關(guān)系經(jīng)常稱為″扇出″(fanout)，是被驅(qū)動(dòng)晶體管或晶體管與驅(qū)動(dòng)晶體管的體積(即溝道寬度)之比。
這里考慮的信號(hào)是具有正負(fù)狀態(tài)躍變的周期性數(shù)字脈沖。MOS電路通常設(shè)計(jì)成將兩種躍變由一個(gè)電路節(jié)點(diǎn)以極其相同的延遲發(fā)送到另一個(gè)節(jié)點(diǎn)上。這種設(shè)計(jì)在發(fā)送兩種變化時(shí)會(huì)表現(xiàn)出一定程度的長延遲時(shí)間。
人們確切地知道要增大CMOS晶體管對(duì)中一個(gè)或另一個(gè)的體積，以便能使施加輸入信號(hào)的一種躍變能比另一種躍變有更快的開關(guān)速度，由此使一種躍變比另一種躍變的傳遞快。這樣，可以形成一系列這種CMOS級(jí)，其傳遞一種信號(hào)躍變比傳遞其它信號(hào)躍變的延遲更小，更具體地說，是比設(shè)計(jì)成以極其相同的延遲傳遞兩種躍變的反相器有更小的延遲。但是，這一方法中的問題是延遲后的躍變到達(dá)比所期望的要晚得多。
本發(fā)明涉及以最小延遲從一個(gè)電路節(jié)點(diǎn)到另一個(gè)電路節(jié)點(diǎn)將周期性信號(hào)的上跳變和下跳變進(jìn)行傳遞。
概括地說，本發(fā)明包括一對(duì)形成于兩個(gè)電路節(jié)點(diǎn)之間的數(shù)據(jù)通路，每個(gè)數(shù)據(jù)通路被優(yōu)化以通過周期性信號(hào)的狀態(tài)跳變(也就是正跳變和負(fù)跳變)中相應(yīng)的一個(gè)。這樣，數(shù)據(jù)通路中的一個(gè)將構(gòu)造成從第一個(gè)電路節(jié)點(diǎn)將信號(hào)的正狀態(tài)跳變傳遞到第二個(gè)電路節(jié)點(diǎn)上，而其延遲要比負(fù)跳變所經(jīng)歷的延遲小。另一個(gè)數(shù)據(jù)通路則有類似的構(gòu)造，只是它被優(yōu)化成將信號(hào)負(fù)跳變傳遞給第二電路節(jié)點(diǎn)，而其延遲則比對(duì)正跳變的要小。
在本發(fā)明的一個(gè)實(shí)施例中，兩條數(shù)據(jù)通路中的每一條都由一串聯(lián)的CMOS反相器構(gòu)成，每個(gè)反相器包括一對(duì)MOS(一個(gè)PMOS和一個(gè)CMOS)晶體管。一條數(shù)據(jù)通路被優(yōu)化為將數(shù)字信號(hào)的第一種跳變(如正向的)以比信號(hào)的第二種跳變更快的速度傳遞。這是通過使負(fù)責(zé)驅(qū)動(dòng)第一種跳變到后續(xù)級(jí)的CMOS反相器每一級(jí)的PMOS或NMOS晶體管的體積比負(fù)責(zé)驅(qū)動(dòng)第二種跳變的晶體管體積大，從而增加該晶體管可提供的電流來實(shí)現(xiàn)的。同時(shí)，每個(gè)CMOS反相器的另一個(gè)晶體管做得更小，以使該較小的晶體管向前級(jí)驅(qū)動(dòng)反相器提供一個(gè)較小的容性負(fù)載。
但是，盡管較大體積的晶體管和其它每個(gè)CMOS串聯(lián)反相器的減小的體積會(huì)優(yōu)化串聯(lián)的CMOS反相器以最小的預(yù)定延遲通過數(shù)據(jù)信號(hào)的第一(如正向)跳變，其代價(jià)是第二(如負(fù)跳變)的延遲大大增加了。這樣，兩條數(shù)據(jù)通路中的另一條就設(shè)計(jì)成與第一條有相同的模式，只是被優(yōu)化為以比第一種跳變小得多的延遲傳遞第二種跳變，其方式與第一數(shù)據(jù)通路相同。
在本發(fā)明的另一個(gè)實(shí)施例中，兩種不同信號(hào)的分立數(shù)據(jù)通路按所述方式被優(yōu)化以保證一個(gè)信號(hào)在另一個(gè)信號(hào)之前到達(dá)以確定電路的狀態(tài)；而第二信號(hào)的第二種跳變?cè)诘谝恍盘?hào)的之前到達(dá)。
在本發(fā)明的又一實(shí)施例中，如上所述，由CMOS反相器串聯(lián)串形成一對(duì)數(shù)據(jù)通路，并邏輯組合以產(chǎn)生一能夠在緩沖條件下將信號(hào)從一個(gè)電路節(jié)點(diǎn)發(fā)送到第二節(jié)點(diǎn)以驅(qū)動(dòng)高電容負(fù)載的電路。
本發(fā)明提供了大量的優(yōu)點(diǎn)。首先，含有第一和第二種狀態(tài)跳變用于例如設(shè)置和復(fù)位某邏輯電路的數(shù)字信號(hào)可以用對(duì)每個(gè)跳變分別設(shè)立的通路以較小的延遲傳遞。從而得到快得多的CMOS電路。
應(yīng)當(dāng)理解盡管本發(fā)明是用由串聯(lián)CMOS反相器形成的兩條數(shù)據(jù)通路來描述的，但并不僅限于此。大多數(shù)CMOS邏輯電路都有作為輸出級(jí)的CMOS反相器。也就是說，本發(fā)明的構(gòu)思可以用于任何具有含正負(fù)跳變信號(hào)的CMOS電路結(jié)構(gòu)，這些信號(hào)通過CMOS邏輯(包括例如反相器，NAND(與非)門，NOR(或非)門等等)從一個(gè)點(diǎn)傳遞到另一個(gè)點(diǎn)。地址譯碼電路是用本發(fā)明使補(bǔ)碼形式的地址譯碼延遲增加和減少的一個(gè)例子。因此有顯而易見的優(yōu)點(diǎn)，即任何CMOS邏輯可以用兩條傳遞一個(gè)或多個(gè)周期性信號(hào)跳變的優(yōu)化數(shù)據(jù)通路的余度來增強(qiáng)以實(shí)現(xiàn)較少延遲的操作。
本發(fā)明的這些優(yōu)點(diǎn)及其它的優(yōu)點(diǎn)和方面將通過下面結(jié)合附圖對(duì)本發(fā)明的詳細(xì)說明而對(duì)那些熟練技術(shù)人員顯而易見。


圖1是說明本發(fā)明的方框圖；圖2是說明圖1方框圖運(yùn)行的時(shí)序圖3是說明圖1中說明的本發(fā)明的實(shí)施電路，其形式是一對(duì)數(shù)據(jù)通路，根據(jù)本發(fā)明的技術(shù)，每條通路由串引CMOS反相器構(gòu)成；圖4是說明根據(jù)本發(fā)明技術(shù)構(gòu)成的兩條用于傳遞一個(gè)脈沖以驅(qū)動(dòng)高電容負(fù)載的分立信號(hào)通路的邏輯組合；以及圖5是說明圖4中電路操作的時(shí)序圖。
現(xiàn)在參考附圖，對(duì)附圖1，在圖中以方框圖的形式描述了根據(jù)本發(fā)明技術(shù)的CMOS電路構(gòu)成，一般用標(biāo)號(hào)10指示。CMOS電路10運(yùn)行時(shí)將第一個(gè)電路節(jié)點(diǎn)12提供作為輸入信號(hào)Vi的周期性脈沖信號(hào)傳遞到第二電路節(jié)點(diǎn)14，如圖所示，電路節(jié)點(diǎn)4可以是多個(gè)MOS門形式的電容負(fù)載。
CMOS電路10接收輸入信號(hào)Vi以通過第一和第二數(shù)據(jù)通路20，22傳遞到電路節(jié)點(diǎn)14，其輸出將發(fā)送的信號(hào)提供給電路節(jié)點(diǎn)14作為輸出信號(hào)Vo和Vo′。根據(jù)本發(fā)明，以及下面將要更充分地說明的內(nèi)容，數(shù)據(jù)通路20，22中每一條都被優(yōu)化以將輸入信號(hào)Vi所包含兩種狀態(tài)跳變(也就是正跳變和負(fù)跳變)中的一種或另一種以最小的延遲發(fā)送到電路節(jié)點(diǎn)14，同時(shí)對(duì)信號(hào)緩沖以有效地驅(qū)動(dòng)在電路節(jié)點(diǎn)14上CMOS門加載給它的電容性負(fù)載。
圖2表示在系統(tǒng)10操作中的各種波形。輸入信號(hào)Vi如波形26所示，它具有第一和第二種狀態(tài)跳變28，30。數(shù)據(jù)通路對(duì)20，22的輸出分別如圖2中波形26′和26″所示。第一數(shù)據(jù)通路20被優(yōu)化為傳遞輸入信號(hào)Vi的正向跳變28，將信號(hào)以最小延遲Δt1傳導(dǎo)至電路節(jié)點(diǎn)14。類似地，優(yōu)化為傳遞第二(反向)跳變的第二數(shù)據(jù)通路22將輸入信號(hào)Vi的第二種跳變以最小延遲Δt4傳遞給電路節(jié)點(diǎn)14。
但是這有一個(gè)代價(jià)。下面將說明這一原因，優(yōu)化串列CMOS反相器以將傳遞輸入信號(hào)Vi的一種跳變的延遲減至最小，這將增加另一種跳變傳遞的延遲。這樣如圖2所示，正向跳變28的第一數(shù)據(jù)通路20的優(yōu)化使得輸入信號(hào)Vi的第二(反向)跳變以較大的延遲Δt3傳遞至電路節(jié)點(diǎn)14。在相似的情況下，第二數(shù)據(jù)通路22類似地使第一(正向)跳變28以延遲Δt2傳遞。
現(xiàn)在參考圖3，以示意形式描繪用于實(shí)現(xiàn)圖1中數(shù)據(jù)通路20，22的電路。如圖3所示數(shù)據(jù)通路20，22的每一條包括多個(gè)串聯(lián)的CMOS反相器。數(shù)據(jù)通路包括反向器S1，…，S5，而第二數(shù)據(jù)通種22包括反相器S1′…，S5′。
對(duì)本領(lǐng)熟練的技術(shù)人員來說，盡管數(shù)據(jù)通路20，22的結(jié)構(gòu)與優(yōu)化的討論是根據(jù)多個(gè)CMOS反相器級(jí)來進(jìn)行的，顯然這些級(jí)也可以是一系列邏輯功能元件如NAND(與非)門或NOR(或非)門。例如，對(duì)于MOS邏輯功能電路來說常見的是使用CMOS輸出級(jí)，而由這種邏輯功能電路組成的一個(gè)子系統(tǒng)將包括多個(gè)串聯(lián)的CMOS反相器。這樣在圖3中關(guān)于第一和第二數(shù)據(jù)通路的說明不應(yīng)當(dāng)認(rèn)為是僅限于圖3中所示的CMOS反相器串。
回到圖3，CMOS反相器S1，…，S5以及S1′…，S5′中每一個(gè)均包括PMOS晶體管以將其輸出拉到正電源Vcc(例如5V)，而NMOS晶體管則將輸出拉到低電源電壓Vss(例如地)。每個(gè)CMOS反相器晶體管的公共柵端形成該反相器的輸入，以接收由前級(jí)反相器來的信號(hào)，而每個(gè)反相器的PMOS和NMOS晶體管公共漏端形成該反相器的輸出節(jié)點(diǎn)，其與下一級(jí)反相器的輸入端相連。
這樣，例如，輸入級(jí)CMOS反相器S1包括PMOS晶體管T1和NMOS晶體管T2，如所述連接。晶體管T1和T2的柵端接收輸入信號(hào)Vi，而輸出節(jié)點(diǎn)A則取自它們的漏端。
如上所述，數(shù)據(jù)通路20設(shè)計(jì)成加到節(jié)點(diǎn)12上的優(yōu)化傳遞信號(hào)Vi的正向跳變。同樣如上所述，這是通過優(yōu)化負(fù)責(zé)傳送上升跳變到下一級(jí)CMOS反相器的晶體管的大小來實(shí)現(xiàn)的。同時(shí)，每個(gè)CMOS對(duì)的其它同伴晶體管的體積則相對(duì)較小，以保持對(duì)前級(jí)的低電容并在輸入跳變期間對(duì)大晶體管幾乎不產(chǎn)生移相。在圖3中，每個(gè)CMOS反相器的晶體管的示例體積在靠近該晶體管的括號(hào)中示出。在這個(gè)例子中，快速通路中的每個(gè)NMOS晶體管驅(qū)動(dòng)總門寬(PMOS+NMOS)六倍于該驅(qū)動(dòng)晶體管的下一級(jí)。在快速通路中的每個(gè)PMOS驅(qū)動(dòng)三倍于驅(qū)動(dòng)晶體管門寬的總門寬。實(shí)際的晶體管大小取決于具體的實(shí)施，所以圖3只是說明性的。例如，CMOS反相器S1有一大小(即溝道寬度)為2微米的PMOS晶體管T1，而其配對(duì)的在快速通路中的NMOS晶體管T2大小則為4微米。因?yàn)镹MOS晶體管T2負(fù)責(zé)驅(qū)動(dòng)收到的正向跳變(在節(jié)點(diǎn)A作為一個(gè)反向跳變)到下一反相器S2，這是一個(gè)較大的晶體管。還要注意扇出(即被驅(qū)動(dòng)晶體管，PMOS晶體管T3和NMOS晶體管T4與驅(qū)動(dòng)晶體管，NMOS晶體管T2的比率)為6。在后一級(jí)中，節(jié)點(diǎn)A的快速反相跳變打開相對(duì)較大的PMOS晶體管T3以快速拉高節(jié)點(diǎn)B。PMOS晶體管T3是20微米寬，并驅(qū)動(dòng)總共60微米寬的晶體管，由此其扇出僅為3。
后繼CMOS反相器級(jí)的晶體管S3，S4和S5構(gòu)造相似。S3級(jí)的NMOS晶體管T6被擴(kuò)大，其配對(duì)PMOS晶體管T5做得較小，而4級(jí)的PMOS晶體管T7被擴(kuò)大，其配對(duì)NMOS晶體管T8做得較小。
第二條數(shù)據(jù)通路22的晶體管結(jié)構(gòu)類似，只是級(jí)S1′…，S5′的驅(qū)動(dòng)晶體管被反向了，因?yàn)樗轻槍?duì)輸入信號(hào)的第二或反向跳變30優(yōu)化的。這樣，CMOS反相器S1′，…，S5′的晶體管T11，T14，T15，T18和T19要比它們的配對(duì)大。
在串引中反相器的數(shù)目取決于諸如電路節(jié)點(diǎn)14中負(fù)載電容這樣的參數(shù)(圖1)。這樣反相器S1，…，S5，S1′，…，S5′的數(shù)目可以被增加或減少，以配合具體情況下的延遲與負(fù)載。如這一領(lǐng)域中眾所周知的，PMOS晶體管大約是同一體積的NMOS晶體管導(dǎo)電性的一半。這樣，如果要與NMOS有相同的扇出，其延遲就是NMOS的兩倍。為了保持PMOS晶體管有較低的延遲，選擇了非常低的PMOS扇出3。
數(shù)據(jù)通路20，22的結(jié)構(gòu)還必須考慮其代價(jià)通路未針對(duì)其優(yōu)化的其它跳變。該跳變將通過數(shù)據(jù)通路20，22由每個(gè)CMOS反相器的較小的晶體管以較大的延遲傳遞，而如果延遲太大，就會(huì)影響電路節(jié)點(diǎn)14負(fù)載的工作。還可以看到輸入信號(hào)Vi還必須具有某些限制，即其必須有較好的形態(tài)。
本發(fā)明根據(jù)以非?？斓乃俣葌魉头侵芷谛孕盘?hào)的跳變到電路節(jié)點(diǎn)的兩條分立的數(shù)據(jù)通路作了說明。但是，也可以用它來保證一個(gè)信號(hào)在另一不同信號(hào)到達(dá)之前到達(dá)電路節(jié)點(diǎn)以執(zhí)行一項(xiàng)操作，或是為了同步操作而在另一信號(hào)之前加速一個(gè)信號(hào)的結(jié)束。這種電路的一個(gè)例子可見于用在采用CMOS技術(shù)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)中的字線選擇電路。在DRAM字線選擇電路中，有一個(gè)字線驅(qū)動(dòng)晶體管，其柵電壓升到比供電電壓高的電壓值。為了字線驅(qū)動(dòng)電路的正常操作，必須使解碼后的地址將驅(qū)動(dòng)晶體管的柵端在驅(qū)動(dòng)晶體管的漏端被拉高之前拉高，以完成引導(dǎo)。本發(fā)明的技術(shù)可用于滿足DRAM字線選擇電路的時(shí)序限制。
現(xiàn)在參考圖4，描繪了一個(gè)代表電路58，將用于傳遞周期信號(hào)兩種跳變的兩條數(shù)據(jù)通路的邏輯組合，將信號(hào)緩沖拉高(buffering-up)以驅(qū)動(dòng)大電容負(fù)載(未示出)。圖4畫出了兩條數(shù)據(jù)通路60和64，每條由一個(gè)串聯(lián)的CMOS反相器60a，…，60k(包括NAND門601，以及PMOS晶體管T24)和64a，…，64j(包括NAND門64k，CMOS反相器641，和NMOS晶體管T25)分別形成。一第三數(shù)據(jù)通路68，包括CMOS反相器68a，…，68f，在下面將說明其操作是保持輸出O2為高或低的靜止?fàn)顟B(tài)。
數(shù)據(jù)通路60設(shè)計(jì)成從輸入節(jié)點(diǎn)I2將輸入信號(hào)Vi的正向跳變傳遞到輸出節(jié)點(diǎn)O2上。這樣數(shù)據(jù)通路60中的CMOS反相器60a到60f，以及CMOS NAND門601就設(shè)計(jì)成使CMOS對(duì)負(fù)責(zé)驅(qū)動(dòng)該跳變到下一狀態(tài)的一個(gè)晶體管被擴(kuò)大，而其配對(duì)體積則被減小(在所得的可在發(fā)送第二種跳變通過數(shù)據(jù)通路60時(shí)容許的更長延遲限制內(nèi))。前5級(jí)數(shù)據(jù)通路60可以是例如圖3中通路20的5級(jí)。
數(shù)據(jù)通路64(包括CMOS NAND門64k和反相器641)有相似的設(shè)計(jì)，只是它優(yōu)化了來自輸入節(jié)點(diǎn)I2的輸入信號(hào)Vi的跳變到輸出節(jié)點(diǎn)O2的傳遞。前5級(jí)數(shù)據(jù)通路64可以是例如圖3中通路22的5級(jí)。
如圖4所示，數(shù)據(jù)通路60的CMOS反相器60f輸出的節(jié)點(diǎn)A2與NAND門601的兩個(gè)輸入之一耦連；另一個(gè)輸入接收CMOS反相器60k的輸出。類似地，CMOS反相器64e的輸出形成了一個(gè)節(jié)點(diǎn)D2，與NAND門64k的一個(gè)輸入相連，另一個(gè)輸入接收反相器64j的輸出。圖4的電路輸出由一個(gè)CMOS晶體管對(duì)形成，PMOS晶體管T24和NMOS晶體管T25分別與供電電源Vcc和Vss相連。
圖5是說明電路58操作的時(shí)序圖。輸入信號(hào)波形Vi如72所示，產(chǎn)生的輸出(在節(jié)點(diǎn)O2)如波形74所示。假定輸入信號(hào)Vi已經(jīng)為低一段時(shí)間，節(jié)點(diǎn)A2將為低，驅(qū)動(dòng)NAND601(節(jié)點(diǎn)C2)的輸出為高，這樣PMOS晶體管就關(guān)閉了。還有，節(jié)點(diǎn)E2為低，NAND門64k的輸出為高，節(jié)點(diǎn)F2為低，NMOS晶體管T25也關(guān)閉了。輸出節(jié)點(diǎn)O2將被數(shù)據(jù)通路68保持為低，因?yàn)楣?jié)點(diǎn)G1為高。數(shù)據(jù)通路68的CMOS反相器68a，…，68f為常規(guī)的設(shè)計(jì)，對(duì)上升和下降的跳變有相同的延遲，并設(shè)計(jì)為具有與其它通路的快速延遲相同的延遲。數(shù)據(jù)通路68的功能不是象電路58剩余部分那樣驅(qū)動(dòng)一個(gè)大電容負(fù)載。而且，數(shù)據(jù)通路68的構(gòu)造是以足夠的延遲傳遞輸入信號(hào)Vi到輸出節(jié)點(diǎn)O2上，就象輸出開關(guān)一樣，以保持輸出在其假設(shè)的兩個(gè)狀態(tài)之一。為了實(shí)現(xiàn)適當(dāng)?shù)难舆t，相比通路60和64的8個(gè)級(jí)，這里采用了6個(gè)級(jí)，而每個(gè)級(jí)比在通路60或64中的級(jí)扇出少。這樣反相器68f中的晶體管比T24或T25要小得多。
首先考慮數(shù)據(jù)通路60并參考圖4和圖5，在時(shí)刻t0輸入信號(hào)Vi經(jīng)歷了正向跳變。由一個(gè)(快速)6反相器(60a，60b，60c，60d，60e和60f)在時(shí)刻t6后的延遲，節(jié)點(diǎn)A2跟隨正向跳變，如波形76所示。注意與6快速反相器在t0之后的延遲時(shí)間相對(duì)應(yīng)的設(shè)計(jì)時(shí)間t6。作為節(jié)點(diǎn)A2延遲后反相的節(jié)點(diǎn)B2直到5個(gè)反相器(60g，60h，60i，60j，和60k)延遲到時(shí)刻t11之后才切換到一個(gè)低電平，如波形78所示。這樣，到NAND門601的輸入在時(shí)間t6到t11之間為高，而其輸出節(jié)點(diǎn)C2在時(shí)刻t7到時(shí)刻t12是變低的，如波形80所示。當(dāng)節(jié)點(diǎn)C2變低時(shí)，PMOS晶體管T24在時(shí)刻t8打開將輸出節(jié)點(diǎn)電壓O2拉向供電電源Vcc，如波形74所示。
當(dāng)節(jié)點(diǎn)C2在時(shí)刻t12回到高時(shí)，PMOS晶體管T24關(guān)閉準(zhǔn)備下一個(gè)輸入的負(fù)跳變。數(shù)據(jù)通路68在時(shí)刻t12之后維持節(jié)點(diǎn)O2的高電平。因?yàn)槁窂?8不驅(qū)動(dòng)大電容負(fù)載，所以設(shè)計(jì)了正常體積和較低扇出的反相器68a，68b，68c，68d以及68e，以在與節(jié)點(diǎn)C2信號(hào)的下降沿同時(shí)(即時(shí)刻t7)在節(jié)點(diǎn)C2產(chǎn)生一下降沿。這樣，反相器68f在輸出節(jié)點(diǎn)O2在幾乎不用較小的反相器68f而被大PMOS晶體管T24驅(qū)動(dòng)為高后即將其維持為高電平。
回到通路64，反相器64a，64b，64c，64d和64e在傳送Vi的上升沿時(shí)較慢。如圖5中波形82所示，在節(jié)點(diǎn)D2的信號(hào)直至?xí)r間t7之后的時(shí)刻t14才有下降跳變。節(jié)點(diǎn)D2的下降跳變位于節(jié)點(diǎn)E2的上升跳變之前。結(jié)果，節(jié)點(diǎn)F2保持低，使NMOS晶體管T25保持關(guān)閉。NMOS T25關(guān)閉后，即使節(jié)點(diǎn)D2還沒有響應(yīng)輸入的上升跳變，它也不能干擾PMOS晶體管P24輸出的早期提拉。
較高速的數(shù)據(jù)通路64當(dāng)輸入信號(hào)Vi在時(shí)刻t100有反向跳變時(shí)實(shí)現(xiàn)。該下降沿在時(shí)刻t105通過第二數(shù)據(jù)通路64的CMOS反相器64a-64e傳送到節(jié)點(diǎn)D2(波形82)，并加到NAND門64k的一個(gè)輸入端。節(jié)點(diǎn)E2在節(jié)點(diǎn)D2于時(shí)刻t110上升后直到5反相器(64f到64j)延遲后才下降(波形84)。這樣，在時(shí)刻t105和時(shí)刻t110之間的時(shí)間窗口中，到NAND門64k的輸入為高，使其輸出在時(shí)刻t106和t111之間為低。節(jié)點(diǎn)F2在時(shí)刻t107和t112之間將為高。這樣就打開NMOS晶體管T25，在時(shí)刻t108將輸出節(jié)點(diǎn)O2提拉至Vss。在此時(shí)刻PMOS晶體管T24就關(guān)閉了(節(jié)點(diǎn)C2為高)。
NMOS晶體管T25在節(jié)點(diǎn)F2降為低后在時(shí)刻t112被關(guān)閉并停止驅(qū)動(dòng)節(jié)點(diǎn)O2為低，準(zhǔn)備輸入的下一個(gè)正向跳變。從這一時(shí)刻開始，輸出節(jié)點(diǎn)O2被數(shù)據(jù)通路68保持在低狀態(tài)，直至輸入信號(hào)Vi的下一個(gè)(正向)跳變?yōu)橹梗纱嗽俅伍_始循環(huán)。也就是，節(jié)點(diǎn)A2的慢通路不影響D2的快速通路。
綜上所述，本發(fā)明提供了增加信號(hào)在CMOS邏輯電路中信號(hào)傳遞速度的方法與電路。上面是對(duì)本發(fā)明優(yōu)選實(shí)施例的完整說明，但也可以有各種替換，修改和等同物。因此，本發(fā)明的范圍不應(yīng)當(dāng)參考上面的說明來確定，而是應(yīng)當(dāng)參考所附的權(quán)利要求及它們等同物的整個(gè)范圍來確定。
權(quán)利要求
1.用來傳送具有從第一數(shù)字狀態(tài)到第二數(shù)字狀態(tài)的第一種狀態(tài)跳變和從第二數(shù)字狀態(tài)到第一數(shù)字狀態(tài)的第二種狀態(tài)跳變的數(shù)字信號(hào)的裝置，該裝置特征在于包括第一數(shù)據(jù)通路，具有一耦連的接收數(shù)字信號(hào)的輸入和輸出，該第一數(shù)據(jù)通路被優(yōu)化為從輸入傳送第一種狀態(tài)跳變至輸出，而延遲比第二種狀態(tài)跳變小得多；第二數(shù)據(jù)通路，具有耦連的接收數(shù)字信號(hào)的輸入和輸出，該第二數(shù)據(jù)通路被優(yōu)化為從第二數(shù)據(jù)通路輸入傳送第二種狀態(tài)跳變至第二數(shù)據(jù)通路輸出，而延遲比第一種狀態(tài)跳變小得多；以及合成電路，與第一數(shù)據(jù)通路和第二數(shù)據(jù)通路輸出耦連以將由第一和第二數(shù)據(jù)通路傳送的數(shù)字信號(hào)邏輯地合成。
2.權(quán)利要求1的裝置，其特征在于每個(gè)第一和第二數(shù)據(jù)通路由多級(jí)串聯(lián)的CMOS反相器構(gòu)成。
3.權(quán)利要求2的裝置，其特征在于第一數(shù)據(jù)通路的CMOS反相器級(jí)之一的結(jié)構(gòu)是要使通過的第一種狀態(tài)跳變的延遲比第二種狀態(tài)跳變的延遲小，另一CMOS反相器的結(jié)構(gòu)是要使通過的第二種狀態(tài)跳變的延遲比第一種狀態(tài)跳變的延遲小。
4.權(quán)利要求3的裝置，其特征在于第二數(shù)據(jù)通路的CMOS反相器級(jí)之一的結(jié)構(gòu)是要使通過的第二種狀態(tài)跳變的延遲比第一種狀態(tài)跳變的延遲小，第二數(shù)據(jù)通路的另一CMOS反相器被優(yōu)化為使通過的第一種狀態(tài)跳變的延遲比第二種狀態(tài)跳變的延遲小。
5.權(quán)利要求1的裝置，其特征在于還包括第三數(shù)據(jù)通路，其具有一耦連的輸入以接收數(shù)字信號(hào)，和與所述合成電路輸出耦連的輸出，該第三數(shù)據(jù)通路以基本相同的延遲傳送第一種狀態(tài)跳變和第二種狀態(tài)跳變。
6.用于傳送一數(shù)字信號(hào)到一數(shù)字裝置以啟動(dòng)和終止一項(xiàng)事件的裝置，使在兩種狀態(tài)間的第一種跳變啟動(dòng)事件，而第二種跳變終止事件，該裝置包括第一數(shù)據(jù)通路，具有耦連的輸入以接收數(shù)字信號(hào)，和耦連至數(shù)字裝置的輸出，該第一數(shù)據(jù)通路由優(yōu)化成從第一數(shù)據(jù)通路的輸入傳送第一種狀態(tài)跳變至輸出，而延遲比第二種狀態(tài)跳變小得多的CMOS電路構(gòu)成；第二數(shù)據(jù)通路，具有耦連的輸入以接收數(shù)字信號(hào)，和耦連至數(shù)字裝置的輸出，該第二數(shù)據(jù)通路由優(yōu)化成從第二數(shù)據(jù)通路的輸入傳送第二種狀態(tài)跳變至輸出，而延遲比第一種狀態(tài)跳變小得多的CMOS電路構(gòu)成；以及合成電路。
7.權(quán)利要求6的裝置，其特征在于第一和第二數(shù)據(jù)通路的CMOS電路包括多個(gè)獨(dú)立的串聯(lián)CMOS電路。
8.權(quán)利要求7的裝置，其特征在于在第一數(shù)據(jù)通路中包括的多個(gè)獨(dú)立的串聯(lián)CMOS電路每個(gè)包括耦連的PMOS晶體管和NMOS晶體管以形成串聯(lián)電流通路，而可交替的CMOS電路具有相應(yīng)的NMOS晶體管，其結(jié)構(gòu)是使傳送第一種跳變要比相應(yīng)的PMOS晶體管傳送第二種跳變延遲小。
9.權(quán)利要求8的裝置，其特征在于第一數(shù)據(jù)通路包括的多個(gè)CMOS電路其它的每一個(gè)的PMOS晶體管其結(jié)構(gòu)是使傳送第一種跳變要比相應(yīng)的NMOS晶體管傳送第二種跳變延遲小。
10.權(quán)利要求8的裝置，其特征在于串聯(lián)的可交替的CMOS電路每一個(gè)的NMOS晶體管其扇出要比相應(yīng)的PMOS晶體管的要大。
11.權(quán)利要求10的裝置，其特征在于其它的CMOS電路每一個(gè)的PMOS晶體管其結(jié)構(gòu)具有比相應(yīng)的NMOS晶體管大的扇出。
12.權(quán)利要求7的裝置，其特征在于在第一和第二數(shù)據(jù)通路中包括的多個(gè)獨(dú)立的串聯(lián)CMOS電路每個(gè)包括內(nèi)耦連的PMOS晶體管和一NMOS晶體管以接收由第一和第二數(shù)據(jù)通路傳送的數(shù)字信號(hào)，并在第一電壓和第二低電壓之間形成電流通路，第一數(shù)據(jù)通路的可交替CMOS電路內(nèi)耦連的具有相應(yīng)的NMOS晶體管，其結(jié)構(gòu)是使傳送第一種跳變要比相應(yīng)的PMOS晶體管傳送第二種跳變延遲小，而第二數(shù)據(jù)通路的可交替的CMOS電路具有相應(yīng)的PMOS晶體管，其結(jié)構(gòu)是使傳送第二種跳變要比相應(yīng)的內(nèi)耦連的NMOS晶體管傳送第一種跳變延遲小。
13.權(quán)利要求12的裝置，其特征在于第一數(shù)據(jù)通路的可交替的CMOS電路的NMOS晶體管，以及第二數(shù)據(jù)通路的可交替的CMOS電路的PMOS晶體管，其結(jié)構(gòu)是分別比其內(nèi)耦連的PMOS和NMOS晶體管扇出小。
14.一種用于從輸入端快速傳送數(shù)字信號(hào)到輸出端的CMOS電路，其特征在于包括第一數(shù)據(jù)通路，具有耦連于該CMOS電路的輸入端和輸出端之間的第一多級(jí)CMOS邏輯，所述多級(jí)CMOS邏輯用第一種延遲傳送數(shù)字信號(hào)的上升沿，用第二種延遲傳送數(shù)字信號(hào)的下降沿，所述第一種延遲比第二種延遲小得多；第二數(shù)據(jù)通路，具有耦連于該CMOS電路的輸入端和輸出端之間的第二多級(jí)CMOS邏輯，所述第二多級(jí)CMOS邏輯用第三種延遲傳送數(shù)字信號(hào)的上升沿，用第四種延遲傳送數(shù)字信號(hào)的下降沿，所述第四種延遲比第三種延遲小得多；以及合成電路，具有與所述第一數(shù)據(jù)通路的所述輸出耦連的第一輸入和與所述第二數(shù)據(jù)通路的所述輸出耦連的第二輸入，以及與CMOS電路的輸出耦連的輸出。
15.權(quán)利要求14的CMOS電路，其特征在于所述合成電路包括第一脈沖發(fā)生器，其具有與所述第一數(shù)據(jù)通路的所述輸出耦連的輸入；第二脈沖發(fā)生器，其具有與所述第二數(shù)據(jù)通路的所述輸出耦連的輸入，以及輸出；與所述第一脈沖發(fā)生器的所述輸出耦連的提拉晶體管，所述提拉晶體管在開通時(shí)將CMOS電路的輸出端耦連至正電源電壓；和與所述第二脈沖發(fā)生器的所述輸出耦連的下拉晶體管，所述下拉晶體管在開通時(shí)將CMOS電路的輸出端耦連至負(fù)電源電壓。
16.權(quán)利要求15的CMOS電路，其特征在于還包括具有耦連于該CMOS電路輸入端和該CMOS電路輸出端的第三種多級(jí)CMOS邏輯的第三條數(shù)據(jù)通路，所述第三種多級(jí)CMOS邏輯電路以基本上相同的延遲傳送數(shù)字信號(hào)的上升沿和下降沿。
17.權(quán)利要求16的CMOS電路，其特征在于每個(gè)所述的第一和第二脈沖發(fā)生器包括奇數(shù)的串聯(lián)反相器，其輸入與各自的數(shù)據(jù)通路的輸出耦連，以及輸出；和NAND門，具有與各自數(shù)據(jù)通路的所述輸出和該串聯(lián)反相器的所述輸出耦連的第一輸入。
18.權(quán)利要求16的CMOS電路，其特征在于所述提拉晶體管是其柵端與所述第一脈沖發(fā)生器的所述輸出耦連，其源端與所述正電源耦連，其漏端與該CMOS電路輸出端耦連的PMOS晶體管，以及其中所述下拉晶體管是其柵端與所述第二脈沖發(fā)生器的所述輸出耦連，其源端與所述負(fù)電源或地耦連，其漏端與該CMOS電路輸出端耦連的NMOS晶體管。
19.權(quán)利要求14的CMOS電路，其特征在于所述第一種多級(jí)CMOS邏輯包括多個(gè)反相器，其PMOS和NMOS晶體管具有一定比率的溝道尺寸，以獲得對(duì)數(shù)字信號(hào)上升沿的快速信號(hào)跳變和對(duì)下降沿的緩慢的信號(hào)變化。
20.權(quán)利要求19的CMOS電路，其特征在于所述第二種多級(jí)CMOS邏輯包括多個(gè)反相器，其PMOS和NMOS晶體管具有一定比率的溝道尺寸，以獲得對(duì)數(shù)字信號(hào)下降沿的快速信號(hào)跳變和對(duì)上升沿的緩慢的信號(hào)變化。
全文摘要
一種數(shù)據(jù)系統(tǒng)包括傳送數(shù)字信號(hào)下降和上升沿通過兩個(gè)分立的數(shù)據(jù)通路裝置。第一條數(shù)據(jù)通路的結(jié)構(gòu)是傳送數(shù)字信號(hào)的第一種跳變(例如下降沿),其延遲要比第二種跳變(上升沿)所經(jīng)歷的短;而第二條數(shù)據(jù)通路的結(jié)構(gòu)是傳送數(shù)字信號(hào)的第二種跳變,其延遲要比第一數(shù)據(jù)跳變小得多。兩條數(shù)據(jù)通路的輸出加到合成電路上,并合到一起以形成數(shù)字信號(hào)的最后表示,以使用由該裝置傳送的第一和第二種狀態(tài)跳變。
文檔編號(hào)H03K19/00GK1187071SQ97115138
公開日1998年7月8日 申請(qǐng)日期1997年7月29日 優(yōu)先權(quán)日1996年7月29日
發(fā)明者羅伯特·J·普羅斯汀 申請(qǐng)人:湯森·湯森和克魯Llp