專利名稱：并行-串行轉(zhuǎn)換電路及使用了它的電子設備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及并行-串行轉(zhuǎn)換電路。
背景技術(shù)：
在便攜式電話終端、PDA、 DVD刻錄機等很多電子設備中，安裝有 信號處理用的多個LSI。在這樣的電子設備中，隨著信息處理量的增加， 在多個LSI間收發(fā)的數(shù)據(jù)量也不斷增加。在通過并行信號進行LSI間的數(shù) 據(jù)收發(fā)時，隨著位寬的增加，信號線的條數(shù)和LSI的管腳數(shù)也增加，所以 成為器件小型化的障礙。
因此，近年來趨向進行使用低電壓差動信號(Low Voltage Differential Signal,以下稱LVDS )的數(shù)據(jù)傳送(例如參照專利文獻1 )。使用了 LVDS 的數(shù)據(jù)傳送，是利用高速的時鐘信號對并行數(shù)據(jù)進行并行-串行轉(zhuǎn)換，利用 差動信號進行數(shù)據(jù)傳送的?；谶@樣的LVDS的數(shù)據(jù)傳送技術(shù)，例如被用 于減少折疊型便攜式電話終端的連接兩個殼體的合葉部的布線數(shù)。
專利文獻l:特開平6- 104936號公報
專利文獻2:特開2005 - 244464號公報

發(fā)明內(nèi)容
〔發(fā)明所要解決的課題〕
在并行—串行轉(zhuǎn)換中，需要高速的時鐘信號。為生成這樣的高速時鐘信 號，使用PLL ( Phase Locked Loop:鎖相環(huán))。該PLL是將所輸入的基準 時鐘信號倍頻后輸出的裝置， 一般其結(jié)構(gòu)包括相位比較器、電壓控制振蕩 器(Voltage Control Oscillator,以下稱VCO)、分頻器、以及循環(huán)濾波器。
然而，在使用LVDS的數(shù)據(jù)傳送中，需要超過100MHz的高速時鐘。 若使用 一般的PLL生成這樣的高速時鐘，就必須把VCO和分頻器的動作 頻率設定得較高。若將VCO和分頻器的動作頻率設定得較高，則電路的 消耗電流增加，且電路設計的難易度變難。
另夕卜，也考慮利用從VCO內(nèi)部的構(gòu)成環(huán)形振蕩器的多個延遲電路(反
相器)輸出的、相互間相位偏移的多相時鐘信號，進行并行-串行轉(zhuǎn)換的方 法。但是，在這種情況下，不但環(huán)形振蕩器的電路面積變大，而且存在根 據(jù)延遲電路的級數(shù)，可進行并行-串行轉(zhuǎn)換的數(shù)據(jù)寬度被固定的問題。
本發(fā)明是鑒于這樣的情況而設計的，其目的之一在子提供一種能靈法 地設定時鐘頻率、數(shù)據(jù)寬度的并行-串行轉(zhuǎn)換電路。 〔用于解決課題的手段〕
本發(fā)明的一個方案是將時鐘頻率為f、 mxn (m、 n為自然數(shù))位的 并行數(shù)據(jù)轉(zhuǎn)換成時鐘頻率為fxmxn、 l位的串行數(shù)據(jù)的并行-串行轉(zhuǎn)換電 路。該并行-串行轉(zhuǎn)換電路包括第l轉(zhuǎn)換部，將mxn位的并行數(shù)據(jù)轉(zhuǎn)換 成時鐘頻率為fxn、 m位的并行數(shù)據(jù)；第2轉(zhuǎn)換部，將從第1轉(zhuǎn)換部輸出 的時鐘頻率為fxn、 m位的并行數(shù)據(jù)，轉(zhuǎn)換成時鐘頻率為fxnxm、 l位 的串行數(shù)據(jù)；時鐘信號生成電路，對第1轉(zhuǎn)換部提供頻率為fxn的時鐘信 號，對第2轉(zhuǎn)換部提供頻率為fxmxn的時鐘信號。
根據(jù)該方案，通過分兩階段進行并行-串行轉(zhuǎn)換，能夠靈活地設定時鐘 頻率、數(shù)據(jù)寬度。
第2轉(zhuǎn)換部可以基于頻率為fxn、相互間相位偏移開的m個多相時鐘 信號，進行并行-串行轉(zhuǎn)換。根據(jù)該方案，能夠?qū)嵸|(zhì)上將多相時鐘信號的頻 率設定成f x m x n，并將各個信號的頻率抑制成f x n。
時鐘信號生成電路可以包括包含m級延遲電路的電壓控制振蕩器； 將電壓控制振蕩器的輸出信號分頻成1/n的分頻器；將與分頻器的輸出信 號和從外部輸入的基準時鐘信號的相位誤差相應的電壓輸出給電壓控制
振蕩器的相位比較器。該時鐘信號生成電路可以將電壓控制振蕩器的輸出 信號提供給第l轉(zhuǎn)換部，并將電壓控制振蕩器的各延遲電路的輸出信號作 為多相時鐘信號提供給第2轉(zhuǎn)換部。
在這種情況下，通過改變分頻器的分頻比，能夠以m位為一階地改變 進行并行-串行轉(zhuǎn)換的數(shù)據(jù)寬度。另外，電壓控制振蕩器的振蕩頻率變成f xm(Hz)，所以能夠抑制到比串行數(shù)據(jù)的時鐘頻率還低，能夠降低電路 的消庫€電流。
并行-串行轉(zhuǎn)換電路可以被一體集成在一個半導體襯底上。所謂"一體 集成"，包括電路的所有結(jié)構(gòu)要件都形成在半導體襯底上的情況，以及電 路的主要結(jié)構(gòu)要件被一體集成的情況，也可以為調(diào)節(jié)電路常數(shù)而將一部分
電阻、電容等設置在半導體襯底的外部。通過將并行-串行轉(zhuǎn)換電路作為一 個LSI進行集成，能夠減小電路面積。
并行-串行轉(zhuǎn)換電路可以還包括差動信號傳送電路，將并行-串行轉(zhuǎn)換 電路的輸出信號轉(zhuǎn)換成差動信號，輸出到差動信號線。通過利用差動信號 進行數(shù)據(jù)傳送，能夠提高抗噪聲性。
本發(fā)明的另一方案是折疊型電子設備。該電子設備包括安裝于第1 殼體的液晶屏；安裝于第2殼體，生成要顯示在液晶屏上的數(shù)據(jù)的運算處 理部；布設于連接第1殼體和第2殼體的連接部的差動信號線；將由運算 處理部生成的數(shù)據(jù)進行并行-串行轉(zhuǎn)換，并經(jīng)由差動信號線發(fā)送給液晶屏的 上述并行-串行轉(zhuǎn)換電路。
通過該方案，能夠降低電子設備的耗電，并能夠減少應布設于第1殼 體和第2殼體的連接部的布線數(shù)，能夠使器件小型化。
另外，將以上結(jié)構(gòu)要件的任意組合、本發(fā)明的結(jié)構(gòu)要件以及表達方式 在方法、裝置、系統(tǒng)等之間相互置換的方案，作為本發(fā)明的實施方式也是 有效的。
〔發(fā)明效果〕
通過本發(fā)明的并行-串行轉(zhuǎn)換電路，能夠靈活地設定時鐘頻率和數(shù)據(jù)寬度。


圖1是表示實施方式的并行-串行轉(zhuǎn)換電路的結(jié)構(gòu)的電路圖。 圖2是表示本實施方式的并行-串行轉(zhuǎn)換電路中所使用的VCO的結(jié)構(gòu) 的電路圖。
圖3是表示本實施方式的并行-串行轉(zhuǎn)換電路中所使用的第2轉(zhuǎn)換部的
結(jié)構(gòu)例的電路圖。
圖4是表示圖1的并行-串行轉(zhuǎn)換電路的動作狀態(tài)的時序圖。
圖5是表示安裝有使用了圖1的并行-串行轉(zhuǎn)換電路的LVDS傳送器的
電子設備的結(jié)構(gòu)框圖。 〔標號說明〕
100并行-串行轉(zhuǎn)換電路、10第l轉(zhuǎn)換部、12第2轉(zhuǎn)換部、20時鐘 信號生成電路、22相位比較器、24VCO、 26分頻器、28定時生成部、
30環(huán)形4展蕩器、32延遲電3各、34偏置電路、40輸入部、42傳輸門、 44與門、46輸出端子、200電子設備、202第1殼體、204第2殼體、 206連接部、210微處理器、212LVDS傳送器、214LVDS接收器、216液 晶驅(qū)動器、218液晶屏、220差動信號線。
具體實施例方式
以下，基于優(yōu)選的實施方式，參照

本發(fā)明。對于各附圖中所 示的相同或等同的結(jié)構(gòu)要件、部件、處理標注相同的標號，并適當省略重 復的說明。另外，實施方式只是例示，并非限定本發(fā)明，實施方式中所記 述的所有特征及其組合，不一定就是本發(fā)明的本質(zhì)特征。
圖1是表示本發(fā)明實施方式的并行-串行轉(zhuǎn)換電路100的結(jié)構(gòu)的電路 圖。該并行-串行轉(zhuǎn)換電路IOO對數(shù)據(jù)寬度為(mxn)位、頻率為f的并行 輸入數(shù)據(jù)Din進行并行-串行轉(zhuǎn)換，轉(zhuǎn)換成1位的串行輸出數(shù)據(jù)Dout。在 以下實施方式中，以m-5、 n = 3、 f = 10MHz的情況為例進行說明。
并行-串行轉(zhuǎn)換電路100包括第1轉(zhuǎn)換部10、第2轉(zhuǎn)換部12、時鐘信 號生成電路20。并行-串行轉(zhuǎn)換電路100的第1轉(zhuǎn)換部10、第2轉(zhuǎn)換部12、 時鐘信號生成電路20被一體集成在一個半導體襯底上。本實施方式的并 行-串行轉(zhuǎn)換電路100如以下說明的那樣，分兩階段進行并行-串行轉(zhuǎn)換。
第1轉(zhuǎn)換部10被輸入并行輸入數(shù)據(jù)Din，將mxn ( = 15 )位的并行數(shù) 據(jù)轉(zhuǎn)換成時鐘頻率為fxn ( =30MHz)、 m ( = 5)位的并行數(shù)據(jù)Dp。
第2轉(zhuǎn)換部12將從第1轉(zhuǎn)換部IO輸出的時鐘頻率為30MHz、 5位的 并行數(shù)據(jù)Dp,轉(zhuǎn)換成時鐘頻率為fxmxn ( =150) MHz、 1位的串行輸出 數(shù)據(jù)Dout。
時鐘信號生成電路20對第1轉(zhuǎn)換部10提供頻率為fxn ( =30MHz) 的時鐘信號CK1。另外，時鐘信號生成電路20對第2轉(zhuǎn)換部12提供頻率 為fxmxn ( = 150MHz)的時鐘信號CK2。另外，如后所述，時鐘信號CK2 是頻率30MHz、相互間相位各偏移2兀/5的5個時鐘信號，實質(zhì)上具有 150MHz的頻率。以下，對時鐘信號生成電路20的結(jié)構(gòu)進行說明。
時鐘信號生成電路20結(jié)構(gòu)同一般的PLL—樣，包括相位比較器22、 VC024、分頻器26、定時(timing)生成部28。分頻器26將VC024的輸 出信號的頻率分頻成1/3( = 1/n)。相位比較器22對分頻器26的輸出信號CKfb和從外部輸入的基準時鐘信號CKref進行比較，將與相位誤差相應 的控制電壓Vcnt輸出給VC024。 VC024按與從相位比較器22輸出的控 制電壓Vent相應的頻率進行振蕩。
在時鐘信號生成電路20中，進行反饋使得基準時鐘信號CKref與分 頻器26的輸出信號CKfb的相位差接近0,從時鐘信號生成電路20輸出 將從外部提供的基準時鐘信號CKref三倍倍頻后的時鐘信號CKout。因此， 在本實施方式中，時鐘信號CKout的頻率成為30MHz。
定時生成部28基于在分頻器26中分頻后的時鐘信號，生成指定第1 轉(zhuǎn)換部10的并行-串行轉(zhuǎn)換的定時的加載(load)信號LOAD。加載信號 LOAD被輸出到第1轉(zhuǎn)換部10。
圖2是表示VC024的結(jié)構(gòu)的電路圖。本實施方式的VC024包括環(huán)形 振蕩器30、偏置電路34。環(huán)形振蕩器30是隊列式地連接m ( = 5 )級延 遲電路32而構(gòu)成的。延遲電路32由反相器等構(gòu)成。以下，為區(qū)別從第l 級到第5級的各延遲電路32，分別對其標以32c、 32a、 32d、 32b、 32e的 標號。
偏置電路34基于從相位比較器22輸出的控制電壓Vcnt，調(diào)節(jié)延遲電 路32a 32e的偏置電流。其結(jié)果，從VC024輸出具有與控制電壓Vcnt 相應的頻率的輸出時鐘信號CKout。輸出時鐘信號CKout作為時鐘信號 CK1被輸出給第1轉(zhuǎn)換部10。
在此，著眼于構(gòu)成環(huán)形振蕩器30的延遲電路32a 32e的各輸出信號 CK2a CK2e。輸出信號CK2a CK2e是頻率為30MHz、相互間相位各偏 移2 7T /m = 2 71/5的信號。VC024將輸出信號CK2a ~ CK2e作為多相時鐘 信號CK2輸出給第2轉(zhuǎn)換部12。多相時鐘信號CK2a-CK2e是以Tp = 1/150MHz的時間間隔順次出現(xiàn)高電平的信號，所以可以認為實質(zhì)的頻率 是150MHz。
回到圖1。如上所述，VC024的輸出時鐘信號CKout的頻率是30MHz， 將其作為時鐘信號CK1提供給第1轉(zhuǎn)換部10。另外，作為從VC024的延 遲電路32a ~ 32e輸出的多相時鐘信號CK2a ~ CK2e被輸出給第2轉(zhuǎn)換部 12。第1轉(zhuǎn)換部10基于時鐘信號CK1和加載信號LOAD進行并行-串行 轉(zhuǎn)換，第2轉(zhuǎn)換部12基于時鐘信號CK2進行并行-串行轉(zhuǎn)換。
第1轉(zhuǎn)換部10采用一般的使用移位寄存器的結(jié)構(gòu)即可，所以省略對
其內(nèi)部結(jié)構(gòu)的說明。另外，本實施方式的并行-串行轉(zhuǎn)換電路100的第2
轉(zhuǎn)換部12例如可以如圖3所示那樣構(gòu)成。圖3是表示第2轉(zhuǎn)換部12的結(jié) 構(gòu)例的電路圖。
第2轉(zhuǎn)換部12包括輸入部40、傳輸門(transfer gate) 42a 42e、與 門44a~ 44e。從第1轉(zhuǎn)換部10輸出的并行數(shù)據(jù)Dp被輸入到輸入部40。 在輸入部40和第2轉(zhuǎn)換部12的輸出端子46之間，設置有傳輸門42a 42e。
與門44a將時鐘信號CK2e與時鐘信號CK2a的反相信號+CK2a的邏 輯積輸出給傳輸門42a。傳輸門42a在與門44a的輸出為高電平期間開通， 低電平期間關(guān)斷。同樣地，與門44b ~ 44e基于多相時鐘信號CK2b ~ CK2e 的輸出信號控制傳輸門42b 42e的開通和關(guān)斷。
基于多相時鐘信號CK2a ~ CK2e,并行數(shù)據(jù)Dp被順次轉(zhuǎn)換成串行數(shù) 據(jù)，從這樣構(gòu)成的第2轉(zhuǎn)換部12的輸出端子46輸出。
關(guān)于如上這樣構(gòu)成的并行-串行轉(zhuǎn)換電路100的動作，以下參照時序圖 進行說明。圖4的(a) ~ (g)是表示圖1的并行-串行轉(zhuǎn)換電路100的動 作狀態(tài)的時序圖。圖4的(a)表示基準時鐘信號CKref，圖4的(b)表 示并行輸入數(shù)據(jù)Din，圖4的(c )表示VC024的輸出時鐘信號CKout (= CK1 ),圖4的(d )表示加載信號LOAD，圖4的(e )表示并行數(shù)據(jù)Dp， 圖4的(f)表示多相時鐘信號CK2，圖4的(g)表示串行輸出數(shù)據(jù)Dout。
圖4的(b)的并行輸入數(shù)據(jù)Din，其數(shù)據(jù)寬度為15位，與該圖的(a) 的基準時鐘CKref同步地輸入到并行-串行轉(zhuǎn)換電路100。在相當于基準時 鐘CKref的1個時鐘的時刻T0 T1期間，15位的并行輸入數(shù)據(jù)Din 〔 1 ~ 15〕被輸入。第1轉(zhuǎn)換部10將所輸入的并行輸入數(shù)據(jù)Din保存在內(nèi)部的 移位寄存器中。
在時刻Tl，根據(jù)加載信號LOAD從高電平切換為低電平，在從時刻 Tl至時刻T2的期間內(nèi)，第1轉(zhuǎn)換部10每被輸入時鐘信號CK1,就將保 存在移位寄存器的第1 ~第5地址內(nèi)的數(shù)據(jù)作為并行數(shù)據(jù)Dp輸出給第2 轉(zhuǎn)換部12,并且將保存在移位寄存器中的數(shù)據(jù)每次5位地順次移位。
如該圖的(c)所示，由時鐘信號生成電路20生成的時鐘信號CKout (=CK1)的頻率成為基準時鐘信號CKref的3倍頻率。其結(jié)果，從第1 轉(zhuǎn)換部10輸出30MHz頻率、具有5位數(shù)據(jù)寬度的并行數(shù)據(jù)Dp。
第2轉(zhuǎn)換部12被輸入按每個時鐘信號CK1輸入的并行數(shù)據(jù)Dp。該第
2轉(zhuǎn)換部12被輸入頻率與時鐘信號CK1相同、相位相互偏移的多相時鐘 信號CK2a CK2e。從第2轉(zhuǎn)換部12按每次多相時鐘信號CK2a CK2e 的遷移輸出串行輸出數(shù)據(jù)Dout。
這樣，通過本實施方式的并行-串衧轉(zhuǎn)換電路100,能夠?qū)Σ⑿休斎胄?號Din以兩階段進行并行-串行轉(zhuǎn)換。
在此，為了進行比較，考慮僅用第1轉(zhuǎn)換部IO進行實施方式中說明 的并行-串行轉(zhuǎn)換的情況(以下稱比較方式1)。在比較方式1中，在第1 轉(zhuǎn)換部10中安裝15位的移位寄存器，并在時鐘信號生成電路20中安裝 1/15的分頻器，由VCO生成150MHz的時鐘信號，來進行并行-串行轉(zhuǎn)換。 此時，VCO和分頻器的動作頻率成為150MHz這樣非常高的值，所以電 ^各的消耗電流變高。
另一方面，根據(jù)本實施方式的并行-串行轉(zhuǎn)換電路100,從VC024輸 出的時鐘信號CKout的頻率是30MHz,與比較方式1的情況相比，能夠 降低動作頻率，能夠降低電路的消耗電流。
另外，為進行比較，考慮僅用第2轉(zhuǎn)換部12進行實施方式中說明的 并行-串行轉(zhuǎn)換的情況(以下稱比較方式2)。在比較方式2中，在第2轉(zhuǎn) 換部12中安裝15個傳輸門，并在VCO的環(huán)形振蕩器中安裝15級延遲電 路，生成15相位的多相時鐘信號CK2。此時，雖然有不必使用分頻器的 優(yōu)點，但環(huán)形振蕩器的尺寸變大，可進行并行-串行轉(zhuǎn)換的數(shù)據(jù)寬度也被固 定了。
另一方面，根據(jù)本實施方式的并行-串行轉(zhuǎn)換電路100,通過使分頻器 26的分頻比改變，能夠以5位為一階地改變可進行并行-串行轉(zhuǎn)換的數(shù)據(jù) 寬度。另外，環(huán)形振蕩器也以5級的延遲電路構(gòu)成即可，所以能夠抑制電 路規(guī)模的增大。
在實施方式中說明的并行-串行轉(zhuǎn)換電路100，能夠很好地適用于使用 LVDS的數(shù)據(jù)傳送。圖5是表示安裝有使用了圖1的并行-串行轉(zhuǎn)換電路100 的LVDS傳送器的電子設備200的結(jié)構(gòu)的圖。電子設備200例如是折疊型 的便攜式電話。電子設備200包括第1殼體202、第2殼體204、以及連 接第1殼體202和第2殼體204的連接部206。
第1殼體202中安裝有液晶屏218、液晶驅(qū)動器216、 LVDS接收器 214。另外，第2殼體204中安裝有微處理器210、并行-串行轉(zhuǎn)換電路100、2轉(zhuǎn)換部12被輸入頻率 LVDS傳送器212。微處理器210是基帶IC等，生成要顯示在液晶屏218 中的數(shù)據(jù)。在連接第1殼體202和第2殼體204的連接部206,布設有差 動信號線220。
并行-串行轉(zhuǎn)換電路ioo對由微處理器210生成的數(shù)據(jù)進行并行-串行 轉(zhuǎn)換，輸出給LVDS傳送器212。 LVDS傳送器212將串行數(shù)據(jù)作為差動 信號向經(jīng)由差動信號線220連接的LVDS接收器214傳送。
液晶驅(qū)動器216基于在LVDS接收器214中接收到的差動信號，驅(qū)動 液晶屏218，顯示在微處理器210中生成的圖像數(shù)據(jù)。
上述實施方式是個例示，可以對各結(jié)構(gòu)要件和各處理過程的組合進行 各種變形，本領(lǐng)域技術(shù)人員能夠理解這些變形例也處于本發(fā)明的范圍內(nèi)。
在實施方式中，說明了對數(shù)據(jù)寬度為15位的并行數(shù)據(jù)進行并行-串行 轉(zhuǎn)換的情況，但數(shù)據(jù)寬度只要是自然數(shù)m和n的積mxn，多少都可以。 另外，對于在第1轉(zhuǎn)換部10和第2轉(zhuǎn)換部12中分別進行幾位的并行-串行 轉(zhuǎn)換，只要根據(jù)電路的消耗電流、電路面積等適當設計即可。
圖3中作為一例表示了第2轉(zhuǎn)換部12的結(jié)構(gòu)，但電路形式不限于此， 只要是能夠根據(jù)多相時鐘信號CK2順次將并行數(shù)據(jù)Dp作為串行數(shù)據(jù)輸出 的結(jié)構(gòu)即可。
在實施方式中說明了并行-串行轉(zhuǎn)換電路100被一體集成的情況，但也 可以是一部分由分立部件構(gòu)成。至于對哪部分進行集成，根據(jù)成本、所占 面積、用途等決定即可。
基于實施方式對本發(fā)明進行了說明，但顯然實施方式僅是表示本發(fā)明 的原理、應用，在不脫離權(quán)利要求書所規(guī)定的本發(fā)明的思想的范圍內(nèi)，可 以對實施方式進行很多變形例以及變更配置。 〔工業(yè)可利用性〕
本發(fā)明的并行-串行轉(zhuǎn)換電路能夠適用于電子設備的信號傳送。
權(quán)利要求
1.一種將時鐘頻率為f、m×n(m、n為自然數(shù))位的并行數(shù)據(jù)轉(zhuǎn)換成時鐘頻率為f×m×n、1位的串行數(shù)據(jù)的并行-串行轉(zhuǎn)換電路，其特征在于，包括第1轉(zhuǎn)換部，將m×n位的并行數(shù)據(jù)轉(zhuǎn)換成時鐘頻率為f×n、m位的并行數(shù)據(jù)；第2轉(zhuǎn)換部，將從上述第1轉(zhuǎn)換部輸出的時鐘頻率為f×n、m位的并行數(shù)據(jù)，轉(zhuǎn)換成時鐘頻率為f×n×m、1位的串行數(shù)據(jù)；以及時鐘信號生成電路，對上述第1轉(zhuǎn)換部提供頻率為f×n的時鐘信號，對第2轉(zhuǎn)換部提供頻率為f×m×n的時鐘信號。
2. 根據(jù)權(quán)利要求1所述的并行-串行轉(zhuǎn)換電路，其特征在于上述第2轉(zhuǎn)換部基于頻率為fxn、相互間相位偏移開的m個多相時鐘 信號，進行并行-串行轉(zhuǎn)換。
3. 根據(jù)權(quán)利要求2所述的并行-串行轉(zhuǎn)換電路，其特征在于 上述時鐘信號生成電路包括包含m級延遲電路的電壓控制振蕩器，將上述電壓控制振蕩器的輸出信號分頻成1/n的分頻器，以及 將與上述分頻器的輸出信號和從外部輸入的基準時鐘信號的相位誤差相應的電壓輸出給上述電壓控制振蕩器的相位比較器，并且，將上述電壓控制振蕩器的輸出信號提供給上述第1轉(zhuǎn)換部，并將上述電壓控制振蕩器的各延遲電路的輸出信號作為多相時鐘信號提供給上述第2轉(zhuǎn)換部。
4. 根據(jù)權(quán)利要求1至3的任一項所述的并行-串行轉(zhuǎn)換電路，其特征在于被一體集成在一個半導體村底上。
5. 根據(jù)權(quán)利要求1至3的任一項所述的并行-串行轉(zhuǎn)換電路，其特征在于還包括差動信號傳送電路，將上述并行-串行轉(zhuǎn)換電路的輸出信號轉(zhuǎn)換 成差動信號，輸出到差動信號線。
6. —種折疊型電子設備，其特征在于，包括 安裝于第1殼體的液晶屏； 安裝于第2殼體，生成要顯示在上述液晶屏上的數(shù)據(jù)的運算處理部； 布設于連接上述第1殼體和第2殼體的連接部的差動信號線；以及 將由上述運算處理部生成的數(shù)據(jù)進行并行-串行轉(zhuǎn)換，并經(jīng)由上述差動 信號線發(fā)送給上述液晶屏的權(quán)利要求5所述的并行-串行轉(zhuǎn)換電路。
全文摘要
本發(fā)明提供一種能靈活地設定時鐘頻率和數(shù)據(jù)寬度的并行-串行轉(zhuǎn)換電路。并行-串行轉(zhuǎn)換電路(100)將時鐘頻率為f、m×n(m、n為自然數(shù))位的并行數(shù)據(jù)轉(zhuǎn)換成時鐘頻率為f×m×n、1位的串行數(shù)據(jù)。第1轉(zhuǎn)換部(10)將m×n位的并行數(shù)據(jù)轉(zhuǎn)換成時鐘頻率為f×n、m位的并行數(shù)據(jù)(Dp)。第2轉(zhuǎn)換部(12)將從第1轉(zhuǎn)換部(10)輸出的時鐘頻率為f×n、m位的并行數(shù)據(jù)(Dp)轉(zhuǎn)換成時鐘頻率為f×n×m、1位的串行數(shù)據(jù)(Dout)。時鐘信號生成電路(20)對第1轉(zhuǎn)換部(10)提供頻率為f×n的時鐘信號(CK1)，對第2轉(zhuǎn)換部(12)提供頻率為f×n×m的時鐘信號(CK2)。
文檔編號H03M9/00GK101099293SQ20068000170
公開日2008年1月2日 申請日期2006年9月14日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者齋藤晉一 申請人:羅姆股份有限公司