專利名稱：串行/并行轉(zhuǎn)換電路、數(shù)據(jù)傳送控制裝置和電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及串行/并行轉(zhuǎn)換電路、數(shù)據(jù)傳送控制裝置和電子設(shè)備。
背景技術(shù)：
近年來，作為連接個(gè)人計(jì)算機(jī)和外圍設(shè)備(廣義上指電子設(shè)備)的接口標(biāo)準(zhǔn)的USB(Universal Serial Bus)受到人們的注意。在該USB中，其優(yōu)點(diǎn)在于，在可由相同標(biāo)準(zhǔn)的連接器連接以前由不同標(biāo)準(zhǔn)的連接器連接的鼠標(biāo)、鍵盤或打印機(jī)等外圍設(shè)備的同時(shí)，還可實(shí)現(xiàn)插入及播放或熱插入。
另一方面，該USB中存在以下問題與作為相同串行總線接口標(biāo)準(zhǔn)的引人注目的IEEE1394相比，傳送速度慢。
制定的引人注目的USB2.0標(biāo)準(zhǔn)具有對現(xiàn)有USB1.1標(biāo)準(zhǔn)的下位互換性，與USB1.1相比，可在規(guī)格上實(shí)現(xiàn)高速的480Mbps(HS模式)的數(shù)據(jù)傳送速度。另外，也制定了定義USB2.0的物理層電路和邏輯層電路的接口狀態(tài)的UTM I(USB2.0 Transceiver Macrocell Interface)。
在該USB2.0中，HS(HighSpeed)模式下以480Mbps進(jìn)行數(shù)據(jù)傳送，所以具有可用作要求高速傳送速度的硬盤驅(qū)動(dòng)器或光盤驅(qū)動(dòng)器等存儲(chǔ)設(shè)備的接口的優(yōu)點(diǎn)。
但是，另一方面，連接于USB總線上的數(shù)據(jù)傳送控制裝置(物理層電路、邏輯層電路)必須處理480Mbps的傳送數(shù)據(jù)，所以有必要有可在480MHz時(shí)鐘頻率下動(dòng)作的高速電路部分。若使用可精細(xì)加工的最新半導(dǎo)體工序，則雖可實(shí)現(xiàn)這種480MHz的電路動(dòng)作，但在不使用最新的半導(dǎo)體工序時(shí)，則很難實(shí)現(xiàn)這種高速電路的動(dòng)作。
另外，作為在不使用最新的半導(dǎo)體工序時(shí)實(shí)現(xiàn)480MHz的高速電路動(dòng)作的一個(gè)方法如下通過手工作業(yè)來配置、布線電路，使時(shí)鐘相位差最小化，保證同步動(dòng)作。
但是，與利用HDL(Hardware Description Language)的電路合成或自動(dòng)配置布線的高效電路設(shè)計(jì)方法相比，這種手工作業(yè)的電路配置、布線在導(dǎo)致設(shè)計(jì)周期長且裝置成本高的同時(shí)，還妨礙了數(shù)據(jù)傳送控制裝置(物理層電路、邏輯層電路)的微單元化。
發(fā)明概述鑒于上述技術(shù)問題，本發(fā)明的目的在于提供一種適用于通過高速總線傳送的數(shù)據(jù)的串行/并行轉(zhuǎn)換的串行/并行轉(zhuǎn)換電路和使用該電路的數(shù)據(jù)傳送控制裝置、電子設(shè)備。
本發(fā)明的另一目的是提供一種同時(shí)具有串行/并行轉(zhuǎn)換功能和吸收時(shí)鐘頻率差等的緩沖功能的串行/并行轉(zhuǎn)換電路和使用該電路的數(shù)據(jù)傳送控制裝置、電子設(shè)備。
為了解決上述問題，本發(fā)明涉及一種串行/并行轉(zhuǎn)換電路，可將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，包括接收并保持以第1時(shí)鐘輸入的串行數(shù)據(jù)的數(shù)據(jù)保持裝置、通過由多個(gè)位構(gòu)成的數(shù)據(jù)單元單位來判斷保持在所述數(shù)據(jù)保持裝置中的數(shù)據(jù)是否有效的判斷裝置、和以比第1時(shí)鐘的頻率低的第2時(shí)鐘從所述數(shù)據(jù)保持裝置中輸出判斷為有效的數(shù)據(jù)單元的數(shù)據(jù)的裝置。
根據(jù)本發(fā)明，當(dāng)以頻率快的第1時(shí)鐘輸入串行數(shù)據(jù)時(shí)，將其保持在數(shù)據(jù)保持裝置中。并由數(shù)據(jù)單元單位判斷數(shù)據(jù)是否有效，由比第1時(shí)鐘頻率低的第2時(shí)鐘來輸出判斷為有效的數(shù)據(jù)單元。
根據(jù)本發(fā)明，因?yàn)檩斎氲拇袛?shù)據(jù)以數(shù)據(jù)單元單位的并行數(shù)據(jù)輸出，所以可實(shí)現(xiàn)數(shù)據(jù)的串行/并行轉(zhuǎn)換功能。并且，通過數(shù)據(jù)保持裝置保持輸入的串行數(shù)據(jù)，從數(shù)據(jù)保持裝置中僅輸出判斷為有效的數(shù)據(jù)單元，所以還可實(shí)現(xiàn)吸收(補(bǔ)償)時(shí)鐘頻率差、相位差等的緩沖功能。
根據(jù)本發(fā)明，可實(shí)現(xiàn)不僅同時(shí)具有串行/并行轉(zhuǎn)換功能和吸收時(shí)鐘頻率差等緩沖功能類型的串行/并行轉(zhuǎn)換電路。根據(jù)本發(fā)明，因?yàn)榕袛嘌b置可以頻率低的第2時(shí)鐘動(dòng)作，所以還可時(shí)間充裕地進(jìn)行實(shí)現(xiàn)這些串行/并行轉(zhuǎn)換功能或緩沖功能的各種處理，提供最適于數(shù)據(jù)傳送控制裝置等的串行/并行轉(zhuǎn)換電路。
本發(fā)明的所述判斷裝置將所述第2時(shí)鐘的第K個(gè)時(shí)鐘周期中判斷所給予的位數(shù)據(jù)為有效的數(shù)據(jù)單元判斷為所述第2時(shí)鐘的第K+1的時(shí)鐘周期以后的時(shí)鐘周期中的有效數(shù)據(jù)單元。
如上所述，通過僅判斷數(shù)據(jù)單元中的所給予位(例如開始位)的數(shù)據(jù)的有效、無效，可判斷數(shù)據(jù)單元的有效、無效，所以可實(shí)現(xiàn)判斷裝置的構(gòu)成或處理的簡化。
另外，本發(fā)明的所述判斷裝置在每個(gè)所述第2時(shí)鐘的時(shí)鐘周期判斷數(shù)據(jù)單元是否有效，當(dāng)判斷數(shù)據(jù)單元為無效時(shí)，該數(shù)據(jù)單元數(shù)據(jù)輸出至少等待1個(gè)時(shí)鐘周期。
進(jìn)行等待控制時(shí)，可僅在后期可輸出適當(dāng)?shù)臄?shù)據(jù)。另外，數(shù)據(jù)保持裝置變?yōu)橄乱鐮顟B(tài)時(shí)，有效地防止處理中產(chǎn)生故障。另外，判斷裝置可利用頻率低的第2時(shí)鐘的時(shí)鐘周期期間進(jìn)行等待控制，所以可實(shí)現(xiàn)智能的等待控制。
本發(fā)明包括保持在所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)的狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置，所述判斷裝置根據(jù)來自所述數(shù)據(jù)狀態(tài)保持裝置中的數(shù)據(jù)狀態(tài)來判斷各數(shù)據(jù)單元是否有效。
由此，若將數(shù)據(jù)保持裝置與數(shù)據(jù)狀態(tài)保持裝置分別設(shè)計(jì)，則可簡化數(shù)據(jù)保持裝置的結(jié)構(gòu)，可實(shí)現(xiàn)串行數(shù)據(jù)讀取處理可靠性的提高等。
本發(fā)明包括保持在所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置，所述判斷裝置根據(jù)來自所述數(shù)據(jù)狀態(tài)保持裝置的數(shù)據(jù)狀態(tài)，判斷是否等待各數(shù)據(jù)單元的數(shù)據(jù)輸出。
因此，通過僅監(jiān)視數(shù)據(jù)狀態(tài)保持裝置的數(shù)據(jù)狀態(tài)就可實(shí)現(xiàn)等待控制。另外，通過實(shí)現(xiàn)等待控制，可在后期僅輸出適當(dāng)數(shù)據(jù)的同時(shí)，防止下溢時(shí)在處理中產(chǎn)生故障。
本發(fā)明包括保持在所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置，所述判斷裝置以數(shù)據(jù)單元單位來清除所述數(shù)據(jù)狀態(tài)保持裝置中保持的數(shù)據(jù)狀態(tài)。
因此，因?yàn)榭汕宄瓿奢敵龅臄?shù)據(jù)單元中的數(shù)據(jù)狀態(tài)，所以可將該數(shù)據(jù)狀態(tài)再次利用為其它數(shù)據(jù)單元的數(shù)據(jù)狀態(tài)。因此，即使在例如將數(shù)據(jù)保持裝置構(gòu)成環(huán)形緩沖區(qū)的情況下，也能在數(shù)據(jù)狀態(tài)保持裝置中保持適當(dāng)?shù)臄?shù)據(jù)狀態(tài)。
本發(fā)明包括保持所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置、在所述第1時(shí)鐘的N個(gè)時(shí)鐘周期中的每一個(gè)中周期地將脈沖變?yōu)橛行У耐瑫r(shí)、生成脈沖變?yōu)橛行У钠陂g相互錯(cuò)開一個(gè)時(shí)鐘周期的第1-第N寫入脈沖信號的寫入脈沖生成裝置，所述數(shù)據(jù)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號保持?jǐn)?shù)據(jù)，所述數(shù)據(jù)狀態(tài)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號來保持?jǐn)?shù)據(jù)的狀態(tài)。
本發(fā)明涉及一種將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)的串行/并行轉(zhuǎn)換電路，包括接收并保持以第1時(shí)鐘輸入的串行數(shù)據(jù)的數(shù)據(jù)保持裝置、以比第1時(shí)鐘的頻率低的第2時(shí)鐘輸出來自所述數(shù)據(jù)保持裝置的數(shù)據(jù)的裝置、保持所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置、和在所述第1時(shí)鐘的N個(gè)時(shí)鐘周期中的每一個(gè)中周期地將脈沖變?yōu)橛行У耐瑫r(shí)、生成脈沖變?yōu)橛行У钠陂g相互錯(cuò)開一個(gè)時(shí)鐘周期的第1-第N寫入脈沖信號的寫入脈沖生成裝置，所述數(shù)據(jù)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號保持?jǐn)?shù)據(jù)，所述數(shù)據(jù)狀態(tài)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號來保持?jǐn)?shù)據(jù)的狀態(tài)。。
根據(jù)本發(fā)明，生成該脈沖在第1時(shí)鐘的N(N為例如數(shù)據(jù)保持裝置或數(shù)據(jù)狀態(tài)保持裝置的位數(shù))時(shí)鐘周期的每一個(gè)中周期地變?yōu)橛行У膶懭朊}沖信號。另外，數(shù)據(jù)保持裝置或數(shù)據(jù)狀態(tài)保持裝置根據(jù)該寫入脈沖信號來進(jìn)行動(dòng)作。因此，可能時(shí)間充裕地動(dòng)作數(shù)據(jù)保持裝置包含的保持裝置(保持各位的數(shù)據(jù)的裝置)和數(shù)據(jù)狀態(tài)保持裝置包含的保持裝置(保持各位的數(shù)據(jù)狀態(tài)的裝置)，提高這些保持裝置的動(dòng)作可靠性。另外，利用N時(shí)鐘周期的期間，可實(shí)現(xiàn)上溢控制等各種處理。另外，數(shù)據(jù)狀態(tài)保持裝置沒必要保持?jǐn)?shù)據(jù)的全部位的狀態(tài)，只要以數(shù)據(jù)單元單位保持?jǐn)?shù)據(jù)的狀態(tài)即可。在僅保持?jǐn)?shù)據(jù)一部分的位的狀態(tài)的情況下，僅使用第1-第N寫入脈沖信號的一部分。
本發(fā)明是用于通過總線傳送數(shù)據(jù)的數(shù)據(jù)傳送控制裝置，包括上述任一串行/并行轉(zhuǎn)換電路和接收來自所述串行/并行轉(zhuǎn)換電路的數(shù)據(jù)進(jìn)行數(shù)據(jù)傳送用的處理的電路。
根據(jù)本發(fā)明，使用同時(shí)具有串行/并行轉(zhuǎn)換功能和吸收時(shí)鐘頻率差等緩沖功能的串行/并行轉(zhuǎn)換電路，可實(shí)現(xiàn)通過總線傳送的數(shù)據(jù)的串行/并行轉(zhuǎn)換處理。另外，在數(shù)據(jù)傳送控制裝置內(nèi)部的時(shí)鐘和連接于總線上的外部裝置的時(shí)鐘中具有頻率差和相位差的情況下，可吸收該頻率差和相位差，實(shí)現(xiàn)可靠性較高的數(shù)據(jù)傳送處理。
根據(jù)本發(fā)明，在依照所給予的標(biāo)準(zhǔn)進(jìn)行數(shù)據(jù)傳送的情況下，根據(jù)比由所述所給予的標(biāo)準(zhǔn)定義的所述第1時(shí)鐘頻率高的頻率的第3時(shí)鐘來生成所述第2時(shí)鐘。
因此，在連接于總線上的外部裝置不遵守時(shí)鐘頻率的標(biāo)準(zhǔn)時(shí)，也可彈性地實(shí)現(xiàn)與之相對的數(shù)據(jù)傳送控制裝置。
本發(fā)明進(jìn)行依照USB(Universal Serial Bus)標(biāo)準(zhǔn)的數(shù)據(jù)傳送。
因此，可適當(dāng)實(shí)現(xiàn)例如以USB2.0標(biāo)準(zhǔn)化的在HS模式下的數(shù)據(jù)傳送等。
根據(jù)本發(fā)明的電子裝置包括上述任一數(shù)據(jù)傳送控制裝置和通過所述數(shù)據(jù)傳送控制裝置和所述總線進(jìn)行傳送的數(shù)據(jù)的輸出處理或讀入處理或存儲(chǔ)處理的裝置。
根據(jù)本發(fā)明，實(shí)現(xiàn)用于電子設(shè)備的數(shù)據(jù)傳送控制裝置的低成本化，提高可靠性，還可降低電子設(shè)備的成本，提高可靠性。另外，根據(jù)本發(fā)明，可以高速傳送模式進(jìn)行數(shù)據(jù)傳送，實(shí)現(xiàn)電子設(shè)備的處理高速化。
附圖的簡要說明

圖1是表示本實(shí)施例的數(shù)據(jù)傳送控制裝置的結(jié)構(gòu)例的圖。
圖2是說明比較的圖。
圖3A、圖3B和圖3C是說明比較例的圖。
圖4是表示本實(shí)施例的串行/并行轉(zhuǎn)換電路的結(jié)構(gòu)例的圖。
圖5是本實(shí)施例的串行/并行轉(zhuǎn)換電路的動(dòng)作原理圖。
圖6是表示數(shù)據(jù)保持寄存器的詳細(xì)電路結(jié)構(gòu)例的圖。
圖7是表示數(shù)據(jù)狀態(tài)寄存器的詳細(xì)電路結(jié)構(gòu)例的圖。
圖8是表示寫入脈沖生成電路的詳細(xì)電路結(jié)構(gòu)例的圖。
圖9是說明本實(shí)施例的動(dòng)作的定時(shí)波形圖。
圖10是說明本實(shí)施例的動(dòng)作的定時(shí)波形圖。
圖11A、圖11B和圖11C是說明判斷數(shù)據(jù)單元的開始位的數(shù)據(jù)是否有效、并判斷該數(shù)據(jù)單元有效、無效的方法的圖。
圖12A、圖12B是說明以數(shù)據(jù)單元單位清除數(shù)據(jù)狀態(tài)的方法的圖。
圖13是說明本實(shí)施例的等待控制的圖。
圖14是說明寫入脈沖信號的定時(shí)波形圖。
圖15是說明時(shí)鐘頻率的設(shè)定方法的圖。
圖16A、圖16B和圖16C是各種電子設(shè)備的內(nèi)部框圖的例子。
圖17A、圖17B和圖17C是各種電子設(shè)備的外觀圖的例子。
詳細(xì)說明下面參照附圖來詳細(xì)說明本發(fā)明的最佳實(shí)施例。
1.結(jié)構(gòu)和動(dòng)作1.1數(shù)據(jù)傳送控制裝置圖1表示本實(shí)施例的數(shù)據(jù)傳送控制裝置的結(jié)構(gòu)例。
本實(shí)施例的數(shù)據(jù)傳送控制裝置包括數(shù)據(jù)處理電路400、HS(高速)電路410、FS(全速)電路420、模擬前端電路430、時(shí)鐘生成電路440和時(shí)鐘控制電路450。本發(fā)明的數(shù)據(jù)傳送控制裝置沒必要包括圖1所示電路圖的全部，也可以省略其一部分來構(gòu)成。
數(shù)據(jù)處理電路400(廣義上指進(jìn)行數(shù)據(jù)傳送所給予的電路)進(jìn)行基于USB等的數(shù)據(jù)傳送的各種處理。具體而言，當(dāng)發(fā)送時(shí)，進(jìn)行向發(fā)送數(shù)據(jù)中附加SYNC(同步)、SOP(包的始端)、EOP(包的終端)的處理和位填充處理等。另一方面，當(dāng)接收時(shí)，進(jìn)行檢測/去除接收數(shù)據(jù)的SYNC、SOP、EOP的處理和位去填充處理等。另外，還進(jìn)行生成控制數(shù)據(jù)發(fā)送接收的各種定時(shí)信號的處理。
接收數(shù)據(jù)從數(shù)據(jù)處理電路400輸出到作為后段電路的SIE(串行接口機(jī))，發(fā)送數(shù)據(jù)從SIE輸入數(shù)據(jù)處理電路400。
HS電路410是進(jìn)行數(shù)據(jù)傳送速度為480Mbps的HS(高速)數(shù)據(jù)發(fā)送接收用的邏輯電路，F(xiàn)S電路420是進(jìn)行數(shù)據(jù)傳送速度為12Mbps的FS(全速)數(shù)據(jù)發(fā)送接收用的邏輯電路。
這里，HS模式是由USB2.0新定義的傳送模式。另一方面，F(xiàn)S模式是現(xiàn)有USB1.1已定義的傳送模式。
在USB2.0中，因?yàn)闇?zhǔn)備了這種HS模式，所以不僅可實(shí)現(xiàn)打印機(jī)、音頻、照相機(jī)等中的數(shù)據(jù)傳送，還可實(shí)現(xiàn)硬盤驅(qū)動(dòng)器或光盤驅(qū)動(dòng)器(CDROM、DVD)等存儲(chǔ)器中的數(shù)據(jù)傳送。
HS電路410包括HSDLL(高速顯示線PLL)電路10、彈性緩沖器(elasticitybuffer)12。
這里，HSDLL電路10是根據(jù)接收數(shù)據(jù)和來自時(shí)鐘生成電路440(PLL)的時(shí)鐘生成數(shù)據(jù)讀取時(shí)鐘的電路。
彈性緩沖器12是吸收內(nèi)部裝置(數(shù)據(jù)傳送控制裝置)和外部裝置(連接于總線的外部裝置)的時(shí)鐘頻率差(時(shí)鐘偏差)等的電路。
模擬前端電路430是包含以FS或HS進(jìn)行發(fā)送接收的驅(qū)動(dòng)器或接收機(jī)的模擬電路。在USB中，通過使用DP(數(shù)據(jù)+)和DM(數(shù)據(jù)-)的差動(dòng)信號來發(fā)送接收數(shù)據(jù)。
時(shí)鐘生成電路440生成裝置內(nèi)部使用的480MHz的時(shí)鐘，和裝置內(nèi)部及SIE中使用的60MHz的時(shí)鐘。
時(shí)鐘生成電路440包括振蕩電路20、HSPLL22、FSPLL24。
振蕩電路20通過與例如外部振蕩器的結(jié)合來生成基準(zhǔn)時(shí)鐘。
HSPLL(HS鎖相環(huán))22根據(jù)振蕩電路20生成的基準(zhǔn)時(shí)鐘，生成HS模式所必需的480MHz的時(shí)鐘和FS模式、裝置內(nèi)部及SIE所必需的60MHz的時(shí)鐘。在HS模式下發(fā)送接收時(shí)，有必要由該HSPLL22有效地生成時(shí)鐘。
FSPLL(FS鎖相環(huán))24根據(jù)振蕩電路20生成的基準(zhǔn)時(shí)鐘，生成FS模式、裝置內(nèi)部及SIE所必需的60MHz的時(shí)鐘。在由該HSPLL22有效地生成時(shí)鐘時(shí)，不可能以HS模式發(fā)送接收。
時(shí)鐘控制電路450接收來自SIE的各種控制信號，進(jìn)行控制時(shí)鐘生成電路440的處理等。由時(shí)鐘生成電路440生成的60MHz的系統(tǒng)時(shí)鐘通過時(shí)鐘控制電路450輸出到SIE。
1.2串行/并行轉(zhuǎn)換電路在定義USB2.0的物理層電路和邏輯層電路的接口規(guī)格的UTMI中，推薦設(shè)置作為吸收內(nèi)部裝置(數(shù)據(jù)傳送控制裝置)和外部裝置(連接于總線上的外部裝置)的時(shí)鐘頻率差等的緩沖器的彈性緩沖器。
圖2中表示作為比較例的彈性緩沖器的實(shí)施例。
圖2所示的彈性緩沖器600為24位的深度串行緩沖器(FIFO)，利用CLK1(是從HSDLL中輸出的讀取時(shí)鐘，與外部480MHz同步的時(shí)鐘)來順序讀取串行數(shù)據(jù)DIN。按開始輸入的順序，與CLK3(與外部480MHz同步的時(shí)鐘)同步地輸出讀取的DIN，作為串行數(shù)據(jù)DSO。串行/并行轉(zhuǎn)換電路610將該串行數(shù)據(jù)DSO轉(zhuǎn)換成8位的并行數(shù)據(jù)，與CLK2(內(nèi)部60MHz同步)同步輸出，作為DOUT。
如圖3A所示，彈性緩沖器600即使數(shù)據(jù)僅存儲(chǔ)了12位，也開始與CLK3同步的輸出數(shù)據(jù)DSO。
如圖3B所示，彈性緩沖器600內(nèi)的數(shù)據(jù)超過24位而變滿時(shí)，輸出上溢錯(cuò)誤。
另一方面，如圖3C所示，彈性緩沖器600內(nèi)的數(shù)據(jù)變?yōu)榭諘r(shí)，輸出下溢錯(cuò)誤。
例如，在USB2.0(UTM1)中，HS模式下的時(shí)鐘誤差被定義為480MHz+/-500ppm。另外，外部裝置和內(nèi)部裝置兩者如果都遵守480MHz+/-500ppm的規(guī)格，則在1包的傳送中可產(chǎn)生最大的+/-12位的偏移。因此，將彈性緩沖器600的深度設(shè)定在24位以上，同時(shí)將數(shù)據(jù)輸出開始的閾值設(shè)定為圖3A所示的中點(diǎn)(12位)處，則可防止上溢或下溢的發(fā)生。
圖2所示比較例的彈性緩沖器600使用480MHz的CIK3串行輸出串行輸入的數(shù)據(jù)。因此，有必要以480MHz的時(shí)鐘來使彈性緩沖器600的全部電路部分動(dòng)作。即，必須由以480MHz動(dòng)作的電路實(shí)現(xiàn)FIFO中的數(shù)據(jù)輸入點(diǎn)(輸入地址)或輸出點(diǎn)(輸出地址)的設(shè)定處理、作為圖3所示的數(shù)據(jù)輸出開始閾值的中點(diǎn)(12位)的設(shè)定處理、圖3B、圖3C所示的上溢或下溢的檢測處理(滿信號或空信號的生成處理)。
此時(shí)，如果采用可精細(xì)加工的最新半導(dǎo)體工序，則可能實(shí)現(xiàn)這種以480MHz動(dòng)作的高速電路。
但是，在微單元化數(shù)據(jù)傳送控制裝置(UTMI傳送)以用于ASIC(特定用途集成電路)等的情況下，考慮到成本，期望采用通常的半導(dǎo)體加工，而不是這種最新的半導(dǎo)體加工。
對于彈性緩沖器的電路圖案，如果手工作業(yè)布圖以使布線電容最佳，則使用通常的半導(dǎo)體加工也能實(shí)現(xiàn)480MHz的高速動(dòng)作。
但是，這種手工作業(yè)的布圖會(huì)導(dǎo)致設(shè)計(jì)的非效率化、開發(fā)期間的長期化、裝置的高成本化等問題。
在本實(shí)施例中，通過制造出同時(shí)具有串行/并行轉(zhuǎn)換功能和吸收時(shí)鐘頻度差(補(bǔ)償)的緩沖功能的串行/并行轉(zhuǎn)換電路，可解決上述問題。
圖4表示本實(shí)施例的串行/并行轉(zhuǎn)換電路(彈性緩沖器)的結(jié)構(gòu)例。
圖4的串行/并行轉(zhuǎn)換電路包括彈性緩沖器12、判斷電路60、緩沖器64、選擇器66。彈性緩沖器12是包含于圖1的HS電路410中的電路，判斷電路60、緩沖器64、選擇器66是包含于圖1的例如數(shù)據(jù)處理電路400中的電路。
彈性緩沖器12包括數(shù)據(jù)保持寄存器50(數(shù)據(jù)保持裝置)、數(shù)據(jù)狀態(tài)寄存器52(數(shù)據(jù)狀態(tài)保持裝置)、寫入脈沖生成電路54(寫入脈沖生成裝置)。
數(shù)據(jù)保持(hold)寄存器50是接收將480MHz的CLK1(第1時(shí)鐘)作為讀取時(shí)鐘輸入的串行數(shù)據(jù)DIN、并對其進(jìn)行保持的32位寬度的寄存器。該CLK1、DIN從圖1的HSDLL電路10輸入。
數(shù)據(jù)狀態(tài)寄存器52是保持?jǐn)?shù)據(jù)保持寄存器50的各位的數(shù)據(jù)狀態(tài)的32位寬度的寄存器。
寫入脈沖生成電路54是生成32位寬度的寫入脈沖信號WP[310]、并向數(shù)據(jù)保持寄存器50、數(shù)據(jù)狀態(tài)寄存器52輸出的電路。
這里，寫入脈沖信號WP[310]是指各脈沖在CLK1的32個(gè)時(shí)鐘周期的每一個(gè)(廣義上指N個(gè)時(shí)鐘周期的每一個(gè))周期地變?yōu)橛行У耐瑫r(shí)、各脈沖變?yōu)橛行У钠陂g相互錯(cuò)移一個(gè)時(shí)鐘周期的信號。數(shù)據(jù)保持寄存器50根據(jù)該寫入脈沖信號WP[310]，保持各位的數(shù)據(jù)。同樣地，數(shù)據(jù)狀態(tài)寄存器52也根據(jù)該寫入脈沖信號WP[310]，保持各位的數(shù)據(jù)狀態(tài)。
判斷電路60(判斷裝置)是通過多位(例如8位)構(gòu)成的數(shù)據(jù)單元單位來判斷數(shù)據(jù)保持寄存器50中保持的數(shù)據(jù)是否有效(Valid)的電路，根據(jù)內(nèi)置的狀態(tài)機(jī)62來進(jìn)行動(dòng)作。
具體而言，判斷電路60從數(shù)據(jù)狀態(tài)寄存器52中接收表示數(shù)據(jù)保持寄存器50的各數(shù)據(jù)單元是否有效的4位寬度的信號VALID[30]、和數(shù)據(jù)保持寄存器50的上溢時(shí)變?yōu)橛行У男盘朞VFLOW。
判斷電路60判斷各數(shù)據(jù)單元是否有效，向選擇器66輸出選擇有效數(shù)據(jù)單元用的4位寬度的信號SEL[30]。例如，SEL[3]為[1]時(shí)，DBUF[3124]作為DOUT[70]而被選擇輸出。同樣地，SEL[2]、SEL[1]、SEL
為[1]時(shí)，各DBUF[2316]、DBUF[158]、DBUF[70]作為DOUT[70]而被選擇輸出。
判斷電路60向后段電路輸出表示從選擇器66輸出的數(shù)據(jù)DOUT[70]是否有效的選通信號DSTRB。該DSTRB是與時(shí)鐘CLK2同步變化的信號，在DOUT[70]有效時(shí)變?yōu)橛行А?br> 判斷電路60向數(shù)據(jù)狀態(tài)寄存器52輸出以數(shù)據(jù)單元單位清除數(shù)據(jù)狀態(tài)寄存器52中保持的數(shù)據(jù)狀態(tài)的4位寬度的信號STRB[30]。另外，向彈性緩沖器12輸出在HS模式下的包接收結(jié)束時(shí)變?yōu)橛行У男盘朤ERM或在HS模式下的接收動(dòng)作使能的信號HSENB。
如果在選擇器66、判斷電路60、數(shù)據(jù)狀態(tài)寄存器52中設(shè)置解碼電路，則能夠不以4位寬度而以2位寬度來操作信號SEL、VALID、STRB。
緩沖器64接收來自數(shù)據(jù)保持寄存器50的32位寬度的并行數(shù)據(jù)DPA[310]，向選擇器66輸出由60MHz的時(shí)鐘CLK2同步緩沖的數(shù)據(jù)DBUF[310]。
選擇器66(輸出裝置)根據(jù)來自判斷電路60的信號SEL[30]，從來自緩沖器64的數(shù)據(jù)DBUF[310]中選擇有效的數(shù)據(jù)單元的數(shù)據(jù)，作為8位寬度的數(shù)據(jù)DOUT[70]輸出。
圖5表示本實(shí)施例的串行/并行轉(zhuǎn)換電路的動(dòng)作原理圖。
在本實(shí)施例中，例如圖5的A1-A5所示，將以480MHz的CLK1(第1時(shí)鐘)輸入的串行數(shù)據(jù)DIN順序保持在數(shù)據(jù)保持寄存器50中。
如圖5的B1-B5所示，由例如8位(廣義上為多位)構(gòu)成的數(shù)據(jù)單元單位來判斷保持在數(shù)據(jù)保持寄存器50中的數(shù)據(jù)是否有效(可輸出的數(shù)據(jù)是否一致)。由此來實(shí)現(xiàn)例如圖4的判斷電路60根據(jù)來自數(shù)據(jù)狀態(tài)寄存器52的信號VALID[30]來進(jìn)行判斷。
如圖5的C1-C5所示，以比CLK1頻率低的60MHz的CLK2(第2時(shí)鐘)從本實(shí)施例的串行/并行轉(zhuǎn)換電路中輸出判斷為有效的數(shù)據(jù)單元。由此來實(shí)現(xiàn)例如圖4的選擇器66根據(jù)來自判斷電路60的信號SEL[30]從DBUF[310]中選擇有效的數(shù)據(jù)單元的數(shù)據(jù)。
如圖5的C6所示，本實(shí)施例的數(shù)據(jù)保持寄存器50(彈性緩沖器)可以是環(huán)形緩沖器結(jié)構(gòu)。
如圖5所示，根據(jù)本實(shí)施例，以數(shù)據(jù)單元單位(多個(gè)位單位)來判斷數(shù)據(jù)的有效、無效，以數(shù)據(jù)單元單位從本實(shí)施例的串行/并行轉(zhuǎn)換電路中輸出數(shù)據(jù)。因此，根據(jù)頻率低的60MHz的CLK2可實(shí)現(xiàn)數(shù)據(jù)的有效、無效判斷和上溢錯(cuò)誤的判斷等。因此，與必須以480MHz的CLK3進(jìn)行這種判斷處理的圖2的比較例不同，不用使用可精細(xì)加工的最新半導(dǎo)體加工，就可實(shí)現(xiàn)UTMI定義的彈性緩沖器的功能。
因?yàn)闊o須手工作業(yè)的布圖，可由門陣列等自動(dòng)配置布線來生成電路圖案，實(shí)現(xiàn)開發(fā)期間的縮短、裝置的低成本化。
如果以所謂的60MHz的低速時(shí)鐘頻率操作判斷電路60等，則可提高對于時(shí)鐘偏差或偏移的耐性，大幅度提高數(shù)據(jù)傳送的可靠性。
在圖2的比較例中，雖然有必要在CLK1、CLK3之間進(jìn)行同步定時(shí)調(diào)整、在CLK3、CLK2之間進(jìn)行同步定時(shí)調(diào)整的兩階段調(diào)整，但在本實(shí)施例中，在CLK1、CLK2之間的1階段定時(shí)調(diào)整中完成。因此，在定時(shí)設(shè)計(jì)容易的同時(shí)，還可提高電路動(dòng)作的可靠性。
在圖2的比較例中，從數(shù)據(jù)僅存儲(chǔ)12位開始，有必要開始數(shù)據(jù)的輸出處理等，雖然到開始處理時(shí)產(chǎn)生時(shí)滯，但根據(jù)圖4的本實(shí)施例，則可消除這種時(shí)滯。
1.3詳細(xì)的電路結(jié)構(gòu)圖6表示圖4的數(shù)據(jù)保持寄存器50的詳細(xì)電路結(jié)構(gòu)例。為了簡化說明，圖6中只表示數(shù)據(jù)保持寄存器50的主要部分。
如圖6所示，數(shù)據(jù)保持寄存器50具有D觸發(fā)器(廣義上指保持裝置)DFA31-DFA0。
向這些DFA31-0的數(shù)據(jù)輸入端子輸入串行數(shù)據(jù)DIN。
向DFA31-0的各時(shí)鐘端子輸入來自圖4的寫入脈沖生成電路54的各寫入脈沖信號WP[310]。
向DFA31-0的復(fù)位端子輸入來自控制電路60的信號TERM。
DFA31-0的輸出信號作為DPA[310]輸出到圖4的緩沖器64。
根據(jù)圖6的結(jié)構(gòu)，串行數(shù)據(jù)DIN的各位通過寫入脈沖信號WP[310]順序保持在DFA31-0中。即，DIN所給予的位保持在DFA0中時(shí)，下一個(gè)位保持在DFA1中，再下一個(gè)位保持在DFA2中。如此順序保持DIN的各位，當(dāng)DIN所給予的位保持在DFA3中時(shí)，下一個(gè)位保持在DFA0中，可實(shí)現(xiàn)環(huán)形緩沖器。
當(dāng)復(fù)位信號RES變?yōu)橛行r(shí)，DFA31-0全部復(fù)位，DPA[310]全部變?yōu)?br> (邏輯電平)。
根據(jù)圖4的信號TERM等生成信號RES。
如圖6所示，DFA7-0(輸出DPA[70])、DFA15-8(DPA[158])、DFA23-16(DPA[2316])、DFA31-24(DPA[3124])構(gòu)成各數(shù)據(jù)單元。
圖7表示圖4的數(shù)據(jù)狀態(tài)寄存器52的詳細(xì)電路結(jié)構(gòu)例。為了簡化說明，圖7中只表示數(shù)據(jù)狀態(tài)寄存器52的主要部分。
如圖7所示，數(shù)據(jù)狀態(tài)寄存器52具有D觸發(fā)器DFB31-DFB0。
將這些DFB31-0的數(shù)據(jù)輸入端子連接電源電壓VDD，設(shè)定為[1](邏輯電平)。
向DFB31-0的各時(shí)鐘端子輸入來自寫入脈沖生成電路54的各寫入脈沖信號[310]。
向DFB31-24、DFB23-16、DFB15-8、DFB7-0的復(fù)位端子輸入各邏輯和電路OR3、OR2、OR1、OR0的輸出。向OR3-OR0一者的輸入端子輸入信號PSTRB[30]，向其它的輸入端子輸入信號RES。
信號PSTRB[30]是圖4中從判斷電路60輸入的選通信號STRB[30]的上升沿變?yōu)樗o予的時(shí)間有效的脈沖信號。
向圖4的判斷電路60輸出作為表示數(shù)據(jù)單元有效、無效的信號VALID[30]的相當(dāng)于各數(shù)據(jù)單元開始位的DFB24、DFB16、DFB8、DFB0的輸出信號。
根據(jù)圖7的結(jié)構(gòu)，每次在寫入脈沖信號WP[310]的各脈沖變?yōu)橛行r(shí)每個(gè)DFB31-0中設(shè)為[1]。例如，當(dāng)在圖6的數(shù)據(jù)保持寄存器50的各位(DFA31-0)中保持?jǐn)?shù)據(jù)時(shí)，在對應(yīng)的數(shù)據(jù)狀態(tài)寄存器52的各位(DFB31-0)中也設(shè)為[1]。即，在數(shù)據(jù)狀態(tài)寄存器52的各位中保持?jǐn)?shù)據(jù)保持寄存器50的各位的數(shù)據(jù)狀態(tài)(為[1]時(shí)表示數(shù)據(jù)有效、為
時(shí)表示無效的狀態(tài))。
在圖7中，PSTRB[3]、PSTRB[2]、PSTRB[1]、PSTRB
變?yōu)橛行r(shí)，各DFB31-24、DFB23-16、DFB15-8、DFB7-0復(fù)位為
。保持在DFB31-24、DFB23-16、DFB15-8、DFB7-0中的數(shù)據(jù)狀態(tài)為作為圖6中所示數(shù)據(jù)單元的DFA31-24、DFA23-16、DFA15-8、DFA7-0的狀態(tài)。因此，通過將PSTRB[30]的每一個(gè)變?yōu)橛行?，可以?shù)據(jù)單元單位清除數(shù)據(jù)狀態(tài)寄存器52的數(shù)據(jù)狀態(tài)。
在圖7中，為了輸出信號VALID[30]，在D觸發(fā)器DFB31-0中只要設(shè)置DFB24、DFB16、DFB8、DFB0就夠了(只要設(shè)置保持?jǐn)?shù)據(jù)單元單位的狀態(tài)的保持裝置就夠了)，可省略其它的D觸發(fā)器DFB31-25、DFB23-17、DFB15-9、DFB7-1。
但是，當(dāng)單獨(dú)取消這些DFB31-25、DFB23-17、DFB15-9、DFB7-1時(shí)，寄生于WP[310]中的負(fù)荷電容彼此不同。例如，相對于WP[24]連接于DFA24和DFB24兩者的時(shí)鐘端子上，WP[31]僅連接在DFA31的時(shí)鐘端子上，寄生于WP[24]中的負(fù)荷電容一方比WP[31]大。由此，寄生于WP[310]中的負(fù)荷電容彼此不同時(shí)，在WP[310]中產(chǎn)生信號延遲差，可能產(chǎn)生電路動(dòng)作不穩(wěn)定的問題。
為了解決上述問題，代替不要的D觸發(fā)器DFB31-25、DFB23-17、DFB15-9、DFB7-1，設(shè)置與這些D觸發(fā)器的時(shí)鐘端子具有同等負(fù)荷電容的偽元件。作為這種偽元件，期望使用比D觸發(fā)器晶體管數(shù)量少的元件(例如反相電路)。
例如，將D觸發(fā)器的晶體管數(shù)量設(shè)為NDF，將偽元件的晶體管數(shù)量設(shè)為NDM、將去除的D觸發(fā)器的數(shù)量設(shè)為NOM。當(dāng)設(shè)定時(shí)，通過使用這種偽元件，晶體管數(shù)量能夠僅減少NTR＝(NDF-NDM)*NOM的數(shù)量，實(shí)現(xiàn)電路的小型化。
圖8表示圖4的寫入脈沖生成電路54的詳細(xì)電路結(jié)構(gòu)例。為了簡化說明，圖8中只表示寫入脈沖生成電路54的主要部分。
如圖8所示，寫入脈沖生成電路54具有D觸發(fā)器DFC31-DFC0。
向這些D觸發(fā)器DFC31-0的各數(shù)據(jù)輸入端子輸入前段各D觸發(fā)器的輸出。例如，向DFC0的數(shù)據(jù)輸入端子輸入DFC31的輸出，向DFC1的數(shù)據(jù)輸入端子輸入DFC0的輸出，向DFC2的數(shù)據(jù)輸入端子輸入DFC1的輸出。
向DFC31-0的各時(shí)鐘端子輸入來自HSDLL電路10的480MHz的時(shí)鐘CLK1。
向DFC31的設(shè)置端子和DFC30-0復(fù)位端子輸入信號RES。
將DFC31-0的輸出信號作為寫入脈沖信號WP[310]，輸出到數(shù)據(jù)保持寄存器50、數(shù)據(jù)狀態(tài)寄存器52。
根據(jù)圖8的結(jié)構(gòu)，當(dāng)信號RES變?yōu)橛行r(shí)，DFC31設(shè)為[1]，DFC30-0復(fù)位為
。
當(dāng)在該狀態(tài)下輸入CLK1時(shí)，在DFC31-DFC0中按從DFC0到DFC31的方向依次偏移[1]的脈沖，生成對數(shù)據(jù)保持寄存器50、數(shù)據(jù)狀態(tài)寄存器52的寫入脈沖信號WP[310]。
1.4動(dòng)作的詳細(xì)說明下面參照圖9、圖10的定時(shí)波形圖來詳細(xì)說明本發(fā)明的動(dòng)作。
如圖9所示，在開始輸入串行數(shù)據(jù)DIN之后，從HSDLL電路10輸入DIN的讀取時(shí)鐘CLK1。
此時(shí)，如圖9的D2所示，寫入脈沖生成電路54根據(jù)該CLK1生成寫入脈沖信號WP[310]。該WP[310]是在CLK1的32個(gè)時(shí)鐘周期(N個(gè)時(shí)鐘周期)中的每一個(gè)中脈沖變?yōu)橛行У耐瑫r(shí)、例如D3、D4所示脈沖變?yōu)橛行У钠陂g彼此錯(cuò)位一個(gè)時(shí)鐘周期的信號。
如圖9的D5所示，數(shù)據(jù)保持寄存器50根據(jù)該WP[310]保持DIN的各位，輸出DPA[310]。同樣地，數(shù)據(jù)狀態(tài)寄存器52也根據(jù)該WP[310]保持各位的數(shù)據(jù)狀態(tài)(DSTATUS[310])。
VALID[30]在保持各數(shù)據(jù)單元開始的1位時(shí)變?yōu)閇1](邏輯電平)，當(dāng)PSTRB[30]變?yōu)橛行r(shí)變?yōu)?br> (邏輯電平)。PSTRB[30]是STRB[30]的上升沿變?yōu)橛行У拿}沖信號。
例如，當(dāng)數(shù)據(jù)保持在作為數(shù)據(jù)單元的開始位的數(shù)據(jù)保持寄存器50的DFA0(參照圖6)時(shí)，在數(shù)據(jù)狀態(tài)寄存器52的DFB0(參照圖7)中設(shè)定[1]，VALID
如圖9的D7所示變?yōu)閇1]。
另一方面，如圖9的D8所示，當(dāng)通過STRB
的上升沿在PSTRB
的脈沖變?yōu)橛行r(shí)，復(fù)位數(shù)據(jù)狀態(tài)寄存器的DFB7-DFB0(參照圖7)，VALID
如圖9的D9所示返回
。
VALID[1]在變?yōu)橄乱粋€(gè)數(shù)據(jù)單元的開始位的數(shù)據(jù)保持寄存器50的DFA8(參照圖6)中保持?jǐn)?shù)據(jù)時(shí)，如圖9的D10所示變?yōu)閇1]，在PSTRB[1]變?yōu)橛行r(shí)返回
。
同樣地，VALID[2]、VALID[3]也在數(shù)據(jù)保持寄存器50的DFA16、24(參照圖6)中保持?jǐn)?shù)據(jù)時(shí)變?yōu)閇1]，在PSTRB[2]、PSTRB[3]變?yōu)橛行r(shí)返回
。
下面說明圖10的定時(shí)波形圖。在圖10中，例如
和
的[？]表示無效的1字節(jié)或無論有效/無效的1字節(jié)，
、[A]等數(shù)字或αβ表示有效的1字節(jié)。另外，
和
的[？]表示無效的1位或無論有效/無效的1位，
、[1]表示有效的1位。RSTATE表示狀態(tài)機(jī)62(參照圖4)的狀態(tài)，DSTRB是DOUT[70]變?yōu)橛行r(shí)變?yōu)閇1]的信號。
判斷電路60根據(jù)來自數(shù)據(jù)狀態(tài)寄存器52的VALID[30]來判斷數(shù)據(jù)單元的開始位(廣義上指所給予的位)的數(shù)據(jù)是否有效，控制在CLK2的下一個(gè)時(shí)鐘周期中輸出判斷為有效的數(shù)據(jù)單元。
例如在圖10的T0中，第0字節(jié)(第1)數(shù)據(jù)單元的開始位為有效時(shí)，根據(jù)VALID[30](由CLK2同步VALID[30]的信號SVALID[30])來進(jìn)行判斷。此時(shí)，在作為下一時(shí)鐘周期的T1時(shí)，狀態(tài)機(jī)62(參照圖4)的狀態(tài)RSTATE從[IDLE]變?yōu)閇GOT0]。根據(jù)來自判斷電路60的信號SEL[30]，選擇器66選擇第0字節(jié)的數(shù)據(jù)單元的數(shù)據(jù)，作為DOUT[70]輸出。
此時(shí)，判斷電路60使STRB
從
變?yōu)閇1]。由此，清除輸出的第0位的數(shù)據(jù)單元中的數(shù)據(jù)狀態(tài)。
在圖10的T1中，當(dāng)?shù)?字節(jié)(第2)數(shù)據(jù)單元的開始位為有效時(shí)，根據(jù)VALID[30]進(jìn)行判斷。此時(shí)，在作為下一時(shí)鐘周期的T2中，狀態(tài)機(jī)62的狀態(tài)RSTATE變?yōu)閇GOT1]。通過選擇器66選擇第1字節(jié)的數(shù)據(jù)單元的數(shù)據(jù)，作為DOUT[70]輸出。
此時(shí)，判斷電路60使STRB[1]從
變?yōu)閇1]。由此，清除輸出的第1字節(jié)的數(shù)據(jù)單元中的數(shù)據(jù)狀態(tài)。
在圖10的T2中，當(dāng)?shù)?字節(jié)(第3)數(shù)據(jù)單元的開始位為有效時(shí)，根據(jù)VALID[30]進(jìn)行判斷。此時(shí)，在作為下一時(shí)鐘周期的T3中，狀態(tài)機(jī)62的狀態(tài)RSTATE變?yōu)閇GOT2]。通過選擇器66選擇第2字節(jié)的數(shù)據(jù)單元的數(shù)據(jù)，作為DOUT[70]輸出。
此時(shí)，判斷電路60使STRB[2]從
變?yōu)閇1]。由此，清除輸出的第2字節(jié)的數(shù)據(jù)單元中的數(shù)據(jù)狀態(tài)。
在圖10的T3中，當(dāng)?shù)?字節(jié)(第4)數(shù)據(jù)單元的開始位為無效(INVALID)時(shí)，根據(jù)VALID[30]進(jìn)行判斷。此時(shí)，在作為下一時(shí)鐘周期的T4中，狀態(tài)機(jī)62的狀態(tài)變?yōu)楸硎镜却腫W3]。使DOUT[70]的輸出僅等待1個(gè)時(shí)鐘周期期間。
在圖10的T4中，因?yàn)樯弦粋€(gè)狀態(tài)為[GOT2]，所以變?yōu)榫哂械?字節(jié)的數(shù)據(jù)單元的狀態(tài)[W3]，當(dāng)在下一個(gè)T5中第3字節(jié)的數(shù)據(jù)單元變?yōu)橛行r(shí)，狀態(tài)變化為[GOT3]。例如，假設(shè)上一個(gè)狀態(tài)為[GOT1]的時(shí)候，變化為等待第2字節(jié)的數(shù)據(jù)單元的狀態(tài)[W2]，當(dāng)在下一個(gè)時(shí)鐘周期中第2字節(jié)的數(shù)據(jù)單元變?yōu)橛行r(shí)，狀態(tài)變?yōu)閇GOT2]。
在上述實(shí)施例中，通過數(shù)據(jù)單元單位來判斷數(shù)據(jù)的有效、無效，串行數(shù)據(jù)DIN變換為8位的并行數(shù)據(jù)DOUT[70]，與CLK2同步后輸出。因此，可實(shí)現(xiàn)同時(shí)具有串行/并行轉(zhuǎn)換功能和吸收時(shí)鐘頻率差的緩沖器功能的串行/并行轉(zhuǎn)換電路。2.本實(shí)施例的特征2.1數(shù)據(jù)單元的有效、無效判斷在本實(shí)施例中，通過監(jiān)視數(shù)據(jù)單元的開始位(廣義上指所給予的位)的數(shù)據(jù)來判斷數(shù)據(jù)單元是否有效。對于判斷為開始位有效的數(shù)據(jù)單元，將其視為CLK2的下一個(gè)時(shí)鐘周期(廣義上指下一個(gè)時(shí)鐘周期以后)中有效的數(shù)據(jù)單元。
例如，圖11A所示，在數(shù)據(jù)保持寄存器50中的數(shù)據(jù)單元DC0的開始位(圖6的DFA0)中保持?jǐn)?shù)據(jù)，將對應(yīng)于該DC0的數(shù)據(jù)狀態(tài)的開始位(圖7的DFB0)設(shè)為[1]時(shí)，信號VALID
變?yōu)閇1](圖9的D7)。
此時(shí)，接收該VALID
(由CLK2同步VALID
的SVALID
)的判斷電路60如圖11B、圖11C所示，通過CLK2下一個(gè)時(shí)鐘周期將該DC0判斷為有效的數(shù)據(jù)單元時(shí)，作為DOUT[70]輸出。
同樣地，當(dāng)數(shù)據(jù)單元DC1、DC2、DC3的開始位變?yōu)橛行r(shí)，VALID[1]、[2]、[3]變?yōu)閇1]，接收其的判斷電路60通過CLK2下一個(gè)時(shí)鐘周期將DC1、DC2、DC3判斷為有效的數(shù)據(jù)單元。
在本實(shí)施例中，因?yàn)椴槐O(jiān)視數(shù)據(jù)單元的全部位而僅監(jiān)視開始位(廣義上指所給予的位)的數(shù)據(jù)的有效、無效來判斷數(shù)據(jù)單元的有效、無效，可減少信號VALID的位寬度，簡化判斷電路60的結(jié)構(gòu)和處理。還可將數(shù)據(jù)保持寄存器50的位數(shù)(深度)變?yōu)檩^少的位數(shù)。
判斷電路60不是通過480MHz的快頻率CLK1的時(shí)鐘周期、而是通過60MHz的慢頻率CLK2的時(shí)鐘周期來判斷數(shù)據(jù)單元的有效、無效。因此，在判斷處理上具有充裕的時(shí)間，即使不使用最新的半導(dǎo)體加工，也能實(shí)現(xiàn)吸收與外部裝置的時(shí)鐘頻率差的彈性緩沖器的功能。
在本實(shí)施例中，將數(shù)據(jù)保持寄存器50與數(shù)據(jù)狀態(tài)寄存器52分開設(shè)置，根據(jù)來自該數(shù)據(jù)狀態(tài)寄存器52的信號VALID[30]來判斷數(shù)據(jù)單元的有效、無效。因此，可將數(shù)據(jù)保持寄存器50的結(jié)構(gòu)簡單構(gòu)成為圖6所示的結(jié)構(gòu)，并可實(shí)現(xiàn)串行數(shù)據(jù)DIN的準(zhǔn)確讀取處理。
雖然非常期望由開始位來判斷數(shù)據(jù)單元是否有效，但也可通過開始位以外的位來判斷。
在本實(shí)施例中，雖然在下一第K+1時(shí)鐘周期將例如在CLK2的第K時(shí)鐘周期中判斷開始位為有效的數(shù)據(jù)單元視為有效，但在第K+2時(shí)鐘周期以后也可視為有效。例如，當(dāng)串行數(shù)據(jù)DIN不是8位、而是變換為與60MHz同步的16位并行數(shù)據(jù)的情況下，數(shù)據(jù)單元的位寬度為16位。不是第K+1、而是第K+2的時(shí)鐘周期中將第K時(shí)鐘周期中開始位判斷為有效的數(shù)據(jù)單元視為有效?；蛘?，觀察16位寬度的數(shù)據(jù)單元的第9位，判斷數(shù)據(jù)單元是否有效。
在本實(shí)施例中，以數(shù)據(jù)單元單位來清除保持在數(shù)據(jù)狀態(tài)寄存器52中的數(shù)據(jù)狀態(tài)。
例如，如圖12A所示，當(dāng)輸出數(shù)據(jù)單元DC0時(shí)(DC0的處理完成時(shí))，清除對應(yīng)于該數(shù)據(jù)單元DC0的數(shù)據(jù)狀態(tài)。如圖12B所示，當(dāng)輸出數(shù)據(jù)單元DC1時(shí)，清除對應(yīng)于該數(shù)據(jù)單元DC1的數(shù)據(jù)狀態(tài)。同樣地，如圖12C所示，當(dāng)輸出數(shù)據(jù)單元DC2、DC3時(shí)，清除對應(yīng)于數(shù)據(jù)單元DC2、DC3的數(shù)據(jù)狀態(tài)。
因此，在例如數(shù)據(jù)保持寄存器50為環(huán)形緩沖器的結(jié)構(gòu)時(shí)，也能保持與數(shù)據(jù)狀態(tài)寄存器52適當(dāng)?shù)臄?shù)據(jù)狀態(tài)。
2.2等待控制在本實(shí)施例中，在CLK2的每一個(gè)時(shí)鐘周期中都判斷數(shù)據(jù)單元是否有效，在判斷數(shù)據(jù)單元無效時(shí)，該數(shù)據(jù)單元的數(shù)據(jù)輸出至少等待一個(gè)時(shí)鐘周期。
例如，在圖13的E1中，因?yàn)榕袛嗟?字節(jié)的數(shù)據(jù)單元無效，所以對應(yīng)于該數(shù)據(jù)單元的DOUT[70]的輸出如E2所示例如等待1個(gè)時(shí)鐘周期(也可等待兩個(gè)時(shí)鐘周期以上)。
通過進(jìn)行這種等待控制，可僅向后段電路輸出作為DOUT[70]的適當(dāng)數(shù)據(jù)。即，后段的電路在信號DSTRB為[1]時(shí)讀取DOUT[70]，在DSTRB為
時(shí)等待數(shù)據(jù)的讀取。進(jìn)行這種等待控制，在彈性緩沖器12(數(shù)據(jù)保持寄存器)變?yōu)橄乱鐮顟B(tài)時(shí)，可防止處理中產(chǎn)生故障。
例如，在圖2的比較例中，必須以480MHz的快頻率CLK1來使全部電路動(dòng)作，難以進(jìn)行圖13所示的等待控制。另外，在圖2的比較例中，因?yàn)楸仨氁?80MHz的CLK3順序輸出輸入的串行數(shù)據(jù)DIN，所以在彈性緩沖器600變?yōu)橄乱鐮顟B(tài)時(shí)，在處理中可能產(chǎn)生故障。
對此，在本實(shí)施例中，可以60MHz的慢頻率CLK2來使進(jìn)行等待控制的判斷電路60動(dòng)作。因此，與圖2的比較例不同，在處理中可具有充裕的時(shí)間，并可實(shí)現(xiàn)使用狀態(tài)機(jī)62的智能等待控制。因此，即使在彈性緩沖器12變?yōu)橄乱鐮顟B(tài)時(shí)，也能等待至消除下溢狀態(tài)，有效防止在處理中產(chǎn)生故障。
2.3寫入脈沖信號的利用在本實(shí)施例中，使用圖14所示的寫入脈沖信號WP[310]，保持?jǐn)?shù)據(jù)保持寄存器50的各位的數(shù)據(jù)和數(shù)據(jù)狀態(tài)寄存器52的各位的數(shù)據(jù)狀態(tài)。
寫入脈沖信號WP[310]如圖14的F1、F2所示，是脈沖在CLK1的32個(gè)時(shí)鐘周期(廣義上指N個(gè)時(shí)鐘周期)的每一個(gè)中周期地變?yōu)橛行У男盘?。另外，例如圖14的F1、F3、F4所示，各脈沖變?yōu)橛行У钠陂g彼此錯(cuò)開CLK1的一個(gè)時(shí)鐘周期。
因此，根據(jù)頻率快的CLK1生成這種寫入脈沖信號WP[310]，根據(jù)該WP[310]來動(dòng)作數(shù)據(jù)保持寄存器50、數(shù)據(jù)狀態(tài)寄存器52時(shí)，可以充裕的時(shí)間來動(dòng)作數(shù)據(jù)保持寄存器50、數(shù)據(jù)狀態(tài)寄存器52。即，如圖14所示，因?yàn)楦鲗懭朊}沖信號WP[310]變?yōu)橛行У闹芷赥P變長，所以在數(shù)據(jù)保持寄存器50、數(shù)據(jù)狀態(tài)寄存器52包含的D觸發(fā)器的準(zhǔn)備時(shí)間和保持時(shí)間上是充裕的。另外，因?yàn)橹芷赥P長，所以利用該周期TP的期間可進(jìn)行上溢控制處理等各種處理。
另外，如圖14所示，使用周期地變?yōu)橛行У膶懭朊}沖信號WP[310]來操作圖6所示的數(shù)據(jù)保持寄存器50時(shí)，可由簡單結(jié)構(gòu)來實(shí)現(xiàn)環(huán)形緩沖器。
2.4時(shí)鐘頻率的設(shè)定如圖15所示，在USB2.0規(guī)格(廣義上指所給予的規(guī)格)中，在HS模式中的最大時(shí)鐘誤差被定義為480MHz+/-500PPm。當(dāng)外部裝置和內(nèi)部裝置兩者都遵守480MHz+/-500PPm規(guī)格時(shí)，通過將彈性緩沖器12設(shè)定為適當(dāng)?shù)纳疃?例如在本實(shí)施例中為32位深度)，可防止上溢錯(cuò)誤和下溢錯(cuò)誤的發(fā)生。
但是，連接于總線的外部裝置在遵守這種最大時(shí)鐘誤差的規(guī)格時(shí)或產(chǎn)生任何不相符時(shí)，即使將彈性緩沖器12設(shè)定為適當(dāng)?shù)纳疃?，也?huì)發(fā)生上溢錯(cuò)誤或下溢錯(cuò)誤。
為了解決上述問題，根據(jù)比USB2.0的HS模式定義的CLK1的頻率高的頻率CLK3(第3時(shí)鐘)，可生成使彈性緩沖器12的后段電路動(dòng)作的60MHz的CLK2(第2時(shí)鐘)。例如，在CLK1的頻率規(guī)格為480MHz+/-500PPm時(shí)，將CLK3的頻率設(shè)為上限值為480MHz+500PPm以上。通過分頻該CLK3，生成60MHz的CLK2。
此時(shí)，因?yàn)榭蓪?nèi)部裝置的時(shí)鐘頻率(≥480MHz+500PPm)設(shè)定在外部裝置的時(shí)鐘頻率(480MHz+/-500PPm)以上，所以雖然容易發(fā)生下溢錯(cuò)誤，但基本不可能產(chǎn)生上溢錯(cuò)誤。
在本實(shí)施例中，通過進(jìn)行圖13中說明的等待控制，可適當(dāng)處理下溢錯(cuò)誤。因此，如果設(shè)定為圖15所示的時(shí)鐘頻率，則即使外部裝置不遵守時(shí)鐘頻率的規(guī)格，也可實(shí)現(xiàn)對其進(jìn)行彈性處理的數(shù)據(jù)傳送控制裝置。3.電子設(shè)備下面說明包含本實(shí)施例的數(shù)據(jù)傳送控制裝置的電子設(shè)備。
例如圖16A表示作為電子設(shè)備之一的打印機(jī)的內(nèi)部框圖，圖17A表示其外觀。CPU(微型計(jì)算機(jī))510進(jìn)行系統(tǒng)整體的控制等。操作部511是用戶用來操作打印機(jī)用的。在ROM516中存儲(chǔ)控制程序、字體等，RAM517用作CPU510的工作區(qū)。DMAC518不是通過CPU510進(jìn)行數(shù)據(jù)傳送的DMA控制器。顯示面板519是用戶用來了解打印機(jī)的動(dòng)作狀態(tài)的。
通過USB從個(gè)人計(jì)算機(jī)等其它裝置送來的串行打印數(shù)據(jù)由數(shù)據(jù)傳送控制裝置500變換為并行打印數(shù)據(jù)。變換后的并行打印數(shù)據(jù)通過CPU510或DMAC518送到打印處理部(打印機(jī))512。在打印處理部512中對并行打印數(shù)據(jù)施加所給予的處理，通過由打印頭等構(gòu)成的打印部(進(jìn)行數(shù)據(jù)輸出處理的裝置)514在紙上打印輸出。
圖16B表示作為電子設(shè)備之一的掃描儀的內(nèi)部框圖，圖17B表示其外觀。CPU520進(jìn)行系統(tǒng)整體的控制等。操作部521是用戶用來操作掃描儀用的。在ROM526中存儲(chǔ)控制程序等，RAM527用作CPU520的工作區(qū)。DMAC528是DMA控制器。
通過由光源、光電轉(zhuǎn)換器構(gòu)成的圖案讀取部(進(jìn)行數(shù)據(jù)讀取處理的裝置)522讀取原稿的圖像，讀取的圖像數(shù)據(jù)由圖案處理部(掃描儀)524處理。處理后的圖案數(shù)據(jù)通過CPU520或DMAC528送到數(shù)據(jù)傳送控制裝置500。數(shù)據(jù)傳送控制裝置500將該并行圖案數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，通過USB發(fā)送到個(gè)人計(jì)算機(jī)等其它裝置。
圖16C表示作為電子設(shè)備之一的CD-RW驅(qū)動(dòng)器的內(nèi)部框圖，圖17C表示其外觀。CPU530進(jìn)行系統(tǒng)整體的控制等。操作部531是用戶用來操作CD-RW用的。在ROM536中存儲(chǔ)控制程序等，RAM537用作CPU530的工作區(qū)。DMAC538是DMA控制器。
通過由激光、電機(jī)、光學(xué)系統(tǒng)等構(gòu)成的讀取&寫入部(進(jìn)行數(shù)據(jù)讀取處理的裝置或進(jìn)行數(shù)據(jù)存儲(chǔ)處理的裝置)533從CD-RW532中讀取的數(shù)據(jù)輸入到信號處理部534，進(jìn)行錯(cuò)誤修正處理等的信號處理。進(jìn)行信號處理后的數(shù)據(jù)通過CPU530或DMAC538送到數(shù)據(jù)傳送控制裝置500。數(shù)據(jù)傳送控制裝置500將該并行圖案數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，通過USB發(fā)送到個(gè)人計(jì)算機(jī)等其它裝置。
另一方面，通過USB從其它裝置送來的串行數(shù)據(jù)由數(shù)據(jù)傳送控制裝置500轉(zhuǎn)換成并行數(shù)據(jù)。該數(shù)據(jù)通過CPU530或DMAC538送到信號處理部534。在信號處理部534中對該并行數(shù)據(jù)進(jìn)行信號處理，由讀取及p20寫入部533存儲(chǔ)在CD-RW532中。
在圖16A、圖16B、圖16C中，除CPU510、520、530外，還可設(shè)置用來在數(shù)據(jù)傳送控制裝置500中進(jìn)行數(shù)據(jù)傳送控制的CPU。
將本實(shí)施例的數(shù)據(jù)傳送控制裝置用于電子設(shè)備，可以USB2.0中的HS模式進(jìn)行數(shù)據(jù)傳送。因此，在用戶通過個(gè)人計(jì)算機(jī)等進(jìn)行打印指示時(shí)，以很少的時(shí)滯就可完成打印。另外，在對掃描儀進(jìn)行圖像讀取指示后，用戶可以用很少的時(shí)滯就可見到讀取的圖像。另外，可高速地進(jìn)行來自CD-RW的數(shù)據(jù)讀取和對CD-RW進(jìn)行數(shù)據(jù)寫入。
將本實(shí)施例的數(shù)據(jù)傳送控制裝置用于電子設(shè)備時(shí)，可由制造成本低的通常的半導(dǎo)體加工來制造數(shù)據(jù)傳送控制裝置的IC。因此，實(shí)現(xiàn)數(shù)據(jù)傳送控制裝置的低成本化，還可實(shí)現(xiàn)電子設(shè)備的低成本化。因?yàn)閿?shù)據(jù)傳送控制中以高速動(dòng)作的部分少，所以可提高數(shù)據(jù)傳送的可靠性，提高電子設(shè)備的可靠性。
作為可適用本實(shí)施例的數(shù)據(jù)傳送控制裝置的電子設(shè)備，除上述以外，可考慮例如各種光盤驅(qū)動(dòng)器(CD-ROM、DVD)、磁光盤驅(qū)動(dòng)器(MO)、硬盤驅(qū)動(dòng)器、TV、VTR、視頻相機(jī)、音頻機(jī)、電話、投影儀、個(gè)人計(jì)算機(jī)、電子筆記本、文字處理器等各種裝置。
本發(fā)明不限于本實(shí)施例，在本發(fā)明的精神范圍內(nèi)可進(jìn)行各種變形。
例如，本發(fā)明的數(shù)據(jù)傳送控制裝置的結(jié)構(gòu)不限于圖1所示的結(jié)構(gòu)。
雖然非常期望串行/并行轉(zhuǎn)換電路為圖4的結(jié)構(gòu)，但也可能是不限于此的各種變形。
數(shù)據(jù)保持裝置(數(shù)據(jù)保持寄存器)、數(shù)據(jù)狀態(tài)保持裝置(數(shù)據(jù)狀態(tài)寄存器)、寫入脈沖生成裝置(寫入脈沖生成電路)的結(jié)構(gòu)也不限于圖6、圖7、圖8所示結(jié)構(gòu)。
數(shù)據(jù)單元的位數(shù)、第1、第2、第3時(shí)鐘的頻率、數(shù)據(jù)保持寄存器、數(shù)據(jù)狀態(tài)保持裝置或?qū)懭朊}沖生成裝置的位數(shù)等在本實(shí)施例中僅表示其一個(gè)例子，并不限于此。
雖然非常期望本發(fā)明適用于USB2.0的數(shù)據(jù)傳送，但并不限于此。例如在基于與USB2.0相同構(gòu)思的規(guī)格或發(fā)展USB2.0后的規(guī)格中的數(shù)據(jù)傳送中也可適用本發(fā)明。
權(quán)利要求
1.一種將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)的串行/并行轉(zhuǎn)換電路，其特征在于包括接收并保持以第1時(shí)鐘輸入的串行數(shù)據(jù)的數(shù)據(jù)保持裝置，通過由多個(gè)位構(gòu)成的數(shù)據(jù)單元單位來判斷保持在所述數(shù)據(jù)保持裝置中的數(shù)據(jù)是否有效的判斷裝置，和以比第1時(shí)鐘的頻率低的第2時(shí)鐘從所述數(shù)據(jù)保持裝置中輸出判斷為有效的數(shù)據(jù)單元的數(shù)據(jù)的裝置。
2.根據(jù)權(quán)利要求1所述的串行/并行轉(zhuǎn)換電路，其特征在于所述判斷裝置將所述第2時(shí)鐘的第K個(gè)時(shí)鐘周期中判斷所給予的位數(shù)據(jù)為有效的數(shù)據(jù)單元判斷為所述第2時(shí)鐘的第K+1的時(shí)鐘周期以后的時(shí)鐘周期中有效的數(shù)據(jù)單元。
3.根據(jù)權(quán)利要求1所述的串行/并行轉(zhuǎn)換電路，其特征在于所述判斷裝置在每個(gè)所述第2時(shí)鐘的時(shí)鐘周期中都判斷數(shù)據(jù)單元是否有效，當(dāng)判斷數(shù)據(jù)單元為無效時(shí)，該數(shù)據(jù)單元數(shù)據(jù)輸出至少等待1個(gè)時(shí)鐘周期。
4.根據(jù)權(quán)利要求1所述的串行/并行轉(zhuǎn)換電路，其特征在于包括保持在所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)的狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置，所述判斷裝置根據(jù)來自所述數(shù)據(jù)狀態(tài)保持裝置中的數(shù)據(jù)狀態(tài)來判斷各數(shù)據(jù)單元是否有效。
5.根據(jù)權(quán)利要求1所述的串行/并行轉(zhuǎn)換電路，其特征在于包括保持在所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置，所述判斷裝置根據(jù)來自所述數(shù)據(jù)狀態(tài)保持裝置的數(shù)據(jù)狀態(tài)，判斷是否等待各數(shù)據(jù)單元的數(shù)據(jù)輸出。
6.根據(jù)權(quán)利要求1所述的串行/并行轉(zhuǎn)換電路，其特征在于包括保持在所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置，所述判斷裝置以數(shù)據(jù)單元單位來清除所述數(shù)據(jù)狀態(tài)保持裝置中保持的數(shù)據(jù)狀態(tài)。
7.根據(jù)權(quán)利要求1所述的串行/并行轉(zhuǎn)換電路，其特征在于包括保持所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置、在所述第1時(shí)鐘的N個(gè)時(shí)鐘周期中的每一個(gè)中周期地將脈沖變?yōu)橛行У耐瑫r(shí)、生成脈沖變?yōu)橛行У钠陂g相互錯(cuò)開一個(gè)時(shí)鐘周期的第1-第N寫入脈沖信號的寫入脈沖生成裝置，所述數(shù)據(jù)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號保持?jǐn)?shù)據(jù)，所述數(shù)據(jù)狀態(tài)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號來保持?jǐn)?shù)據(jù)的狀態(tài)。
8.一種將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)的串行/并行轉(zhuǎn)換電路，其特征在于包括接收并保持以第1時(shí)鐘輸入的串行數(shù)據(jù)的數(shù)據(jù)保持裝置、以比第1時(shí)鐘的頻率低的第2時(shí)鐘輸出來自所述數(shù)據(jù)保持裝置的數(shù)據(jù)的裝置、保持所述數(shù)據(jù)保持裝置中保持的數(shù)據(jù)狀態(tài)的數(shù)據(jù)狀態(tài)保持裝置、和在所述第1時(shí)鐘的N個(gè)時(shí)鐘周期中的每一個(gè)中周期地將脈沖變?yōu)橛行У耐瑫r(shí)、生成脈沖變?yōu)橛行У钠陂g相互錯(cuò)開一個(gè)時(shí)鐘周期的第1-第N寫入脈沖信號的寫入脈沖生成裝置，所述數(shù)據(jù)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號保持?jǐn)?shù)據(jù)，所述數(shù)據(jù)狀態(tài)保持裝置根據(jù)所述第1-第N的各寫入脈沖信號來保持?jǐn)?shù)據(jù)的狀態(tài)。。
9.一種通過總線傳送數(shù)據(jù)的數(shù)據(jù)傳送控制裝置，其特征在于包括權(quán)利要求1的串行/并行轉(zhuǎn)換電路，和接收來自所述串行/并行轉(zhuǎn)換電路的數(shù)據(jù)進(jìn)行數(shù)據(jù)傳送用的處理的電路。
10.一種通過總線傳送數(shù)據(jù)的數(shù)據(jù)傳送控制裝置，其特征在于包括權(quán)利要求8的串行/并行轉(zhuǎn)換電路，和接收來自所述串行/并行轉(zhuǎn)換電路的數(shù)據(jù)進(jìn)行數(shù)據(jù)傳送用的處理的電路。
11.根據(jù)權(quán)利要求9的數(shù)據(jù)傳送控制裝置，其特征在于在依照所給予的標(biāo)準(zhǔn)進(jìn)行數(shù)據(jù)傳送的情況下，根據(jù)比由所述所給予的標(biāo)準(zhǔn)定義的所述第1時(shí)鐘頻率高的頻率的第3時(shí)鐘來生成所述第2時(shí)鐘。
12.根據(jù)權(quán)利要求10的數(shù)據(jù)傳送控制裝置，其特征在于在依照所給予的標(biāo)準(zhǔn)進(jìn)行數(shù)據(jù)傳送的情況下，根據(jù)比由所述所給予的標(biāo)準(zhǔn)定義的所述第1時(shí)鐘頻率高的頻率的第3時(shí)鐘來生成所述第2時(shí)鐘。
13.根據(jù)權(quán)利要求9的數(shù)據(jù)傳送控制裝置，其征在于進(jìn)行依照USB(Universal Serial Bus)標(biāo)準(zhǔn)的數(shù)據(jù)傳送。
14.根據(jù)權(quán)利要求10的數(shù)據(jù)傳送控制裝置，其特征在于進(jìn)行依照USB(Universal Serial Bus)標(biāo)準(zhǔn)的數(shù)據(jù)傳送。
15.一種電子設(shè)備，其特征在于包括權(quán)利要求9至14中任一項(xiàng)的數(shù)據(jù)傳送控制裝置，和通過所述數(shù)據(jù)傳送控制裝置和所述總線進(jìn)行傳送的數(shù)據(jù)的輸出處理或讀入處理或存儲(chǔ)處理的裝置。
全文摘要
一種同時(shí)具有串行/并行轉(zhuǎn)換功能和吸收時(shí)鐘頻率差等的緩沖功能的串行/并行轉(zhuǎn)換電路、數(shù)據(jù)傳送控制裝置、電子設(shè)備。串行/并行轉(zhuǎn)換電路包括數(shù)據(jù)保持寄存器50、判斷電路60、和寄存器66。在CLK2的下一個(gè)時(shí)鐘周期中將開始位的數(shù)據(jù)被判斷為有效的數(shù)據(jù)單元看成有效的。在每一個(gè)CLK2的時(shí)鐘周期判斷數(shù)據(jù)單元是否有效,判斷為無效的數(shù)據(jù)單元的數(shù)據(jù)輸出僅等待1個(gè)時(shí)鐘周期。生成寫入脈沖信號,使數(shù)據(jù)保持寄存器50、數(shù)據(jù)狀態(tài)寄存器52動(dòng)作。
文檔編號H03M9/00GK1354425SQ01130248
公開日2002年6月19日 申請日期2001年10月25日 優(yōu)先權(quán)日2000年10月25日
發(fā)明者神原義幸, 石田卓也 申請人:精工愛普生株式會(huì)社