并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出的方法，適用于高速數(shù)傳接收機在完成數(shù)據(jù)解調(diào)、譯碼等處理后，把恢復出的原始數(shù)據(jù)以高速串行方式連續(xù)輸出，也可以應用于其它需要把并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出的場合。
【背景技術(shù)】
[0002]隨著現(xiàn)代空間技術(shù)和通信技術(shù)的發(fā)展，在衛(wèi)星通信中高速數(shù)傳接收機處理的數(shù)據(jù)速率越來越高，模式越來越多。高速數(shù)傳接收機在接收到衛(wèi)星信號，完成對接收信號的解調(diào)和譯碼等處理后需要把恢復出的原始數(shù)據(jù)傳輸給后續(xù)的數(shù)據(jù)紀錄、數(shù)據(jù)處理等工作單元。并行傳輸方式由于走線多、信號間串擾大等缺陷，無法突破自身的速度瓶頸。而串行傳輸擁有更高的傳輸速率但只需要少量的信號線，降低了硬件開發(fā)成本和復雜度，滿足高速率的數(shù)據(jù)通信需求，被廣泛地應用到各種高速數(shù)據(jù)通信系統(tǒng)設計中。近年來業(yè)界不乏成熟的支持高速并串轉(zhuǎn)換的ASIC芯片，但由于高速數(shù)傳接收機接收的信號格式多種多樣，高速數(shù)傳接收機在完成對接收信號的解調(diào)和譯碼等處理后得到的并行數(shù)據(jù)流通常是間斷的，并且速率和格式不固定，現(xiàn)有芯片不具備如此高的靈活性，難以同時支持如此多的傳輸格式。另夕卜，采用專門的ASIC芯片需要進行專門的硬件設計，會增加產(chǎn)品開發(fā)的周期。由于在高速接收機中本身就存在可編成邏輯芯片，因此如果能夠在可編成邏輯芯片中把并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出，就能夠節(jié)省開發(fā)時間，降低硬件成本，并且具有更高的靈活性。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是針對現(xiàn)有技術(shù)在高速數(shù)傳接收機應用中存在的不足，提供一種能夠?qū)斎氩⑿虚g斷數(shù)據(jù)流進行速率估計和連續(xù)化處理，把并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出的方法，以解決高速數(shù)傳接收機輸出接口復雜、適應性不足的問題。
[0004]本發(fā)明解決現(xiàn)有技術(shù)問題所采用的方案是:一種并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出的方法，其特征在于包括如下步驟:
在高速數(shù)傳接收機中，解調(diào)和譯碼模塊處理完成后的并行間斷數(shù)據(jù)流DATA、使能信號EN和時鐘CLK 一起送給時鐘速率轉(zhuǎn)換模塊。時鐘速率轉(zhuǎn)換模塊根據(jù)接收到的使能信號EN和時鐘CLK對并行間斷數(shù)據(jù)DATA進行存儲，同時用內(nèi)部固定速率的參考時鐘CLK 1對存儲的并行間斷數(shù)據(jù)和使能信號進行讀取，將得到的速率轉(zhuǎn)換后的并行間斷數(shù)據(jù)流DATA1、使能信號EN1與讀取時鐘CLK1 一起送給速率估計模塊和先進先出存儲模塊FIFO;速率估計模塊根據(jù)接收到的并行間斷數(shù)據(jù)DATA1、使能信號EN1和時鐘CLK1對接收數(shù)據(jù)的平均速率進行估計，并把速率估計結(jié)果送給讀取時鐘產(chǎn)生模塊;讀取時鐘產(chǎn)生模塊根據(jù)速率估計結(jié)果產(chǎn)生與輸入數(shù)據(jù)速率相當?shù)淖x取時鐘，并根據(jù)先進先出存儲模塊FIFO中的殘留數(shù)據(jù)長度對讀取時鐘的速率進行動態(tài)調(diào)整，以保證讀取時鐘的速率能夠與寫入先進先出存儲模塊FIFO的數(shù)據(jù)速率保持動態(tài)平衡;先進先出存儲模塊FIFO根據(jù)接收到的并行間斷數(shù)據(jù)DATA1、使能信號EN1和時鐘CLK1對數(shù)據(jù)進行存儲，同時用讀取時鐘產(chǎn)生模塊產(chǎn)生出的讀取時鐘讀取已經(jīng)存儲的數(shù)據(jù)，把并行間斷數(shù)據(jù)流轉(zhuǎn)換為并行連續(xù)數(shù)據(jù)流，與讀取時鐘一起送給并串轉(zhuǎn)換模塊;并串轉(zhuǎn)換模塊把接收到的并行連續(xù)數(shù)據(jù)流和相應的讀取時鐘一起轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流和串行時鐘輸出。
[0005]本發(fā)明相比于現(xiàn)有技術(shù)具有如下有益效果:
實現(xiàn)方便，不需要進行硬件電路的修改。本發(fā)明針對高速數(shù)傳接收機在完成對接收信號的解調(diào)和譯碼等處理后得到的并行數(shù)據(jù)流不連續(xù)、速率和格式不固定，現(xiàn)有芯片不具備如此高的靈活性、難以同時支持如此多的傳輸格式的問題，提供一種在可編程邏輯器件內(nèi)實現(xiàn)的、把并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出的方法。
[0006]轉(zhuǎn)換過程自動化程度高，不需要提前知道并行數(shù)據(jù)的速率、幀長、模式等參數(shù)。本發(fā)明與現(xiàn)有技術(shù)方法相比能夠在不知道接收數(shù)據(jù)速率、幀長、工作模式等參數(shù)的前提下，自適應地把輸入的并行間斷數(shù)據(jù)流轉(zhuǎn)化為高速串行連續(xù)數(shù)據(jù)流輸出。本發(fā)明特別適用于高速數(shù)傳接收機在完成數(shù)據(jù)的解調(diào)和譯碼等處理后的連續(xù)串行輸出。
【附圖說明】
[0007]下面結(jié)合附圖和實施例對本發(fā)明進一步說明。
[0008]圖1是并行間斷數(shù)據(jù)流轉(zhuǎn)換為串行連續(xù)數(shù)據(jù)流輸出的電路框圖。
【具體實施方式】
[0009]參閱圖1。根據(jù)本發(fā)明，在高速數(shù)傳接收機中，解調(diào)和譯碼模塊處理完成后的并行間斷數(shù)據(jù)流DATA、使能信號EN和時鐘CLK 一起送給時鐘速率轉(zhuǎn)換模塊。時鐘速率轉(zhuǎn)換模塊根據(jù)接收到的使能信號EN和時鐘CLK對并行間斷數(shù)據(jù)DATA進行存儲，同時用內(nèi)部固定速率的參考時鐘CLK1對存儲的并行間斷數(shù)據(jù)和使能信號進行讀取，將得到的速率轉(zhuǎn)換后的并行間斷數(shù)據(jù)流DATA1、使能信號EN1，與讀取時鐘CLK1 一起送給速率估計模塊和先進先出存儲模塊FIFO。速率估計模塊根據(jù)接收到的并行間斷數(shù)據(jù)DATA1、使能信號EN1和時鐘CLK1對接收數(shù)據(jù)的平均速率進行估計，并把速率估計結(jié)果送給讀取時鐘產(chǎn)生模塊。讀取時鐘產(chǎn)生模塊根據(jù)速率估計結(jié)果產(chǎn)生與輸入數(shù)據(jù)速率相當?shù)淖x取時鐘，并根據(jù)先進先出存儲模塊FIFO中的殘留數(shù)據(jù)長度對讀取時鐘的速率進行動態(tài)調(diào)整，以保證讀取時鐘的速率能夠與寫入先進先出存儲模塊FIFO的數(shù)據(jù)速率保持動態(tài)平衡。先進先出存儲模塊FIFO根據(jù)接收到的并行間斷數(shù)據(jù)DATA1、使能信號EN1和時鐘CLK1對數(shù)據(jù)進行存儲，同時用讀取時鐘產(chǎn)生模塊產(chǎn)生出的讀取時鐘讀取已經(jīng)存儲的數(shù)據(jù)，把并行間斷數(shù)據(jù)流轉(zhuǎn)換為并行連續(xù)數(shù)據(jù)流，與讀取時鐘一起送給并串轉(zhuǎn)換模塊。并串轉(zhuǎn)