專利名稱：高速電流模式邏輯電路芯片的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及到一種高速電流模式邏輯(CML)電路芯片，尤其是一種電路部分包括一個(gè)只工作在三極管區(qū)的有源MOS晶體管負(fù)載，性能特性得到顯著改善的CML電路芯片。
背景技術(shù)：
數(shù)字集成電路的基本單元是邏輯電路或邏輯門，如反相器、與門、或門、與非門、或非門、異或門等等。隨著集成電路(IC)的出現(xiàn)，分立元件(二極管、三極管或電阻)構(gòu)成的邏輯門可制作在一個(gè)小的半導(dǎo)體單晶片上，有時(shí)稱之為芯片。各種不同的門電路在芯片內(nèi)互聯(lián)構(gòu)成所需的電路。數(shù)字IC通常是按其在一個(gè)芯片內(nèi)所集成邏輯門的復(fù)雜程度如邏輯門的數(shù)目來分類的，其內(nèi)在的門電路數(shù)目可從幾個(gè)到上千，通常芯片可歸類為小、中、大或甚大規(guī)模的集成器件。
數(shù)字IC不僅可以用其邏輯運(yùn)作和復(fù)雜性來分類，還可用其所采用的特定電路工藝技術(shù)來分類。電路工藝技術(shù)所涉及到的如邏輯系列，每種系列都有一套基本電路如與非門、或非門、反相器等等，某些更重要的邏輯系列包括TTL(晶體管、晶體管邏輯)、ECL(發(fā)射板耦合邏輯)，MOS(金屬氧化物半導(dǎo)體)和CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)。這些邏輯系列中的各種邏輯都有其優(yōu)點(diǎn)和缺點(diǎn)，在某種特殊應(yīng)用中，選用何種邏輯系列產(chǎn)品，要根據(jù)速度、功耗、抗噪聲能力、以及成本等多種因素來決定。
CMOS數(shù)字集成電路的應(yīng)用領(lǐng)域非常廣泛，并且應(yīng)用于從小規(guī)模到甚大規(guī)模(SSI-＞VLSI)的所有規(guī)模集成的產(chǎn)品。CMOS集成電路能在低功耗的情況下高速運(yùn)行，而且比其他系列的器件更能承受電源電壓的波動變化。
實(shí)用新型內(nèi)容本實(shí)用新型的目的是提供一種采用≤0.7μm工藝制作的，運(yùn)行速度至少為500MHz的高速CML電路芯片。本實(shí)用新型的進(jìn)一步目的是提供一種具有一個(gè)只工作在三極管區(qū)的有源MOS負(fù)載管的CML電路芯片。本實(shí)用新型還有一個(gè)目的就是提供一種具有一個(gè)只工作在三極管區(qū)的有源MOS負(fù)載管的高速CML電路芯片，芯片中的CML電路與采用相似負(fù)載結(jié)構(gòu)的CMOS電壓控制振蕩器(VCO)相兼容。
本實(shí)用新型提供了一種包括一個(gè)偏置電路和一個(gè)邏輯部分的高速電流模式邏輯電路的(CML)芯片。
偏置電路包括第一MOS晶體管對和第三MOS晶體管，對第一晶體管對的兩個(gè)晶體管進(jìn)行適當(dāng)?shù)呐渲每墒沟谌齅OS晶體管工作在三極管區(qū)內(nèi)。偏置電路可以進(jìn)一步包括多個(gè)電流鏡MOS晶體管從而在偏置電路中產(chǎn)生一個(gè)參考電流。
為使偏置電路的第三晶體管和邏輯部分的負(fù)載晶體管都工作在三極管區(qū)內(nèi)，應(yīng)當(dāng)使偏置電路的第一晶體管對中的一個(gè)晶體管的溝道寬長比為(Wp/Lp)，而另一個(gè)晶體管的溝道寬長比則為(Wp/Lp)/n，其中1＜n＜4。另外，偏置電路的第三晶體管的柵極上產(chǎn)生一個(gè)偏壓，此偏壓被施加到邏輯部分的每個(gè)負(fù)載晶體管的柵極上。
邏輯部分具有多個(gè)輸入MOS晶體管對，和多個(gè)負(fù)載MOS晶體管，每個(gè)負(fù)載MOS晶體管分別與一個(gè)輸入MOS晶體管對相連，偏置電路使每個(gè)負(fù)載MOS晶體管都工作在三極管區(qū)內(nèi)。邏輯部分最好采用一個(gè)差分輸入/輸出電路。因此多個(gè)輸入MOS晶體管對包含第一和第二輸入晶體管對，用于接收第一差分輸入信號。邏輯部分也包含第三輸入MOS晶體管對用于接收第二差分輸入信號。
本實(shí)用新型將通過優(yōu)選的實(shí)施例結(jié)合附圖加以說明。


圖1為本實(shí)用新型所述高速CML電路芯片的電路結(jié)構(gòu)圖，包括邏輯部分一個(gè)XOR/XNOR門電路11和一個(gè)偏置電路12。
具體實(shí)施方式
參照圖1，將詳細(xì)敘述本實(shí)用新型的具體實(shí)施方式
。
如圖1所示，CML電路10包括偏置電路11和邏輯部分XOR/XNOR門電路12，門電路12由異或/異或非門(XOR/XNOR門)聯(lián)結(jié)而成。
偏置電路11產(chǎn)生一個(gè)穩(wěn)定的預(yù)定DC電流，用來偏置XOR/XNOR門電路12。偏置電路11和XOR/XNOR門電路12都由多個(gè)NMOS晶體管和PMOS晶體管構(gòu)成，在圖1及以下說明中，用前綴N表示NMOS晶體管而用前綴P表示PMOS晶體管。恒定輸入的偏置電流Ibias被施加在偏置電路11中的晶體管N1的漏極上，Ibias可為任何合適的電流，如100μA。晶體管N1的漏極和柵極相連并連接到晶體管N2和N3的柵極上而構(gòu)成兩個(gè)電流鏡。
偏置電路11還包含一個(gè)晶體管對P4和P5，P4和P5的溝道寬長比選在某一適當(dāng)?shù)姆秶仁咕w管P6工作在三極管區(qū)。即如果P4的寬長比＝(Wp/Lp)，則P5的寬長比＝(Wp/Lp)/n，其中1＜n＜4。通過調(diào)節(jié)n可調(diào)整P4和P5的寬長比之間的關(guān)系，如當(dāng)n＝2時(shí)，|VGS5-VTP|=2|VGS4-VTP|,]]>從而使P6漏極上的電壓VPX可調(diào)。因?yàn)橥ㄟ^P5的電流等于通過P4的電流，VGS4和VGS5分別是品體管P4和P5的柵極與源極間的電壓，|VTP|是晶體管的開啟電壓，在此大約為0.7V。
P4的柵極和漏極相連并連接到晶體管P6的柵極，在電流鏡里形成一個(gè)節(jié)點(diǎn)產(chǎn)生偏壓PB。P5的柵極和漏極連在一起并接到晶體管P8的柵極，因?yàn)镻6的存在，P5和P8不能構(gòu)成電流鏡。晶體管P4、P5和P6的源級都與電源電壓AVDD相連，電源電壓AVDD可能是3.3V或5V，晶體管P8的源極與晶體管P6的漏極相連形成一個(gè)節(jié)點(diǎn)產(chǎn)生電壓VPX。晶體管P4、P5和P8的漏極分別與晶體管N2、N3和N10的漏極相連，晶體管N1、N2、N3、N10的源極都接到AVSS，AVSS可以是接地，也可以是第二個(gè)電壓源。
在實(shí)際運(yùn)用中，恒定輸入電流Ibias用于產(chǎn)生一個(gè)參考電流Iref和偏壓NB與PB。因?yàn)镹1和N2形成電流鏡，N1和N3形成電流鏡，故Iref流經(jīng)晶體管P4和N2，P5和N3。在偏置電路11的第二級內(nèi)，當(dāng)P4和P5寬長比的比率設(shè)置在如前所述的范圍內(nèi)時(shí)，P8被產(chǎn)生于P5漏極的電壓PB2偏置而工作在飽和區(qū)。當(dāng)P8的偏壓PB2不夠高，使P6漏極的電壓VPX保持在足夠低的水平時(shí)，使得P6不能工作在飽和區(qū)。精確地說，|VDS6|＝|VGS5|-|VGS8|＜|VGS6|-|VTP|，其中|VTP|≈0.7V。這就迫使P6只能工作在三極管區(qū)。由于P6只能工作在三極管區(qū)，其電流ID′始終小于Iref，故工作在三極管區(qū)的P6的作用就像是一個(gè)有著良好線性特性的電阻。
圖1中XOR/XNOR門電路12是一個(gè)差分輸入/輸出門電路，具有兩對差分輸入節(jié)點(diǎn)和對差分輸出節(jié)點(diǎn)。第一差分輸入信號為信號INAN和INAP之間的差分，施加在第一對差分輸入節(jié)點(diǎn)上。第二差分信號則為信號INBN和INBP之間的差分，施加在第二對差分輸入節(jié)點(diǎn)上。差分輸出信號為信號ON和OP之間的差分。
XOR/XNOR門電路12的輸入端INAN、INAP、INBN和INBP接收來自驅(qū)動電路的信號，如壓控振蕩器或差分接收器(未示出)的信號。雖然任何可兼容的驅(qū)動器都可以采用，但優(yōu)選的驅(qū)動電路是有與CML電路10采用類似負(fù)載結(jié)構(gòu)的CMOS壓控振蕩器。(也就是采用只工作在三極管區(qū)的有源MOS負(fù)載管的VCO)。在采用0.7μm的工藝情況下，采用這種CML電路的CMOS VCO，速度可以達(dá)到至少500MHz，大約是采用同樣0.7μm工藝的常規(guī)CMOS邏輯電路速度的二倍。
XOR/XNOR門電路12具有多個(gè)輸入晶體管，包括第一晶體管對N11和N12，第二晶體管對N13和N14。N11-N14的規(guī)格最好都是一樣的，這使得它們的溝道寬度和溝道長度相同。N11和N13的柵極連接輸入電壓信號INAN，同時(shí)N12和N14的柵極連接輸入信號INAP。輸入晶體管N11和N14的源極連在一起并接到輸入晶體管N15的漏極形成一個(gè)節(jié)點(diǎn)產(chǎn)生電壓COM2。輸入晶體管N12和N13的源極連在一起并接到輸入晶體管N16的漏極形成一個(gè)節(jié)點(diǎn)產(chǎn)生電壓COM3。N15和N16組成第三輸入晶體管對，它們的柵極分別連接輸入電壓信號INBN和INAP。N15和N16規(guī)格最好一樣，它們的源極連在一起并接到電流源晶體管N17的漏極形成一個(gè)節(jié)點(diǎn)產(chǎn)生電壓COM 1。N17的源極接到VSS1，VSS1可能接地或接電壓源。偏置電壓NB加在晶體管17的柵極上，N17和N10規(guī)格最好一樣。
晶體管N11和N12的漏極連在一起并接到PMOS負(fù)載晶體管P18的漏極，形成一個(gè)節(jié)點(diǎn)產(chǎn)生輸出信號ON。輸入晶體管N13和N14的漏極連接在一起并接到PMOS負(fù)載晶體管P19的漏極，形成一個(gè)節(jié)點(diǎn)產(chǎn)生輸出信號OP。負(fù)載晶體管P18和P19的源極連接在一起并接到電壓源VDD1，VDD1與偏置電路11中的AVDD相同。負(fù)載晶體管P18和P19的柵極都由電壓PB來偏置。負(fù)載晶體管P18與P19和晶體管P6與P8的規(guī)格最好都一樣。
每個(gè)差分輸入信號都有大約0.5V的擺幅，擺動范圍一般是從大約(AVDD-0.5V)到AVDD，差分輸出信號也具有大約同樣的擺幅。因此，每個(gè)邏輯門內(nèi)的晶體管需要適當(dāng)?shù)囊?guī)格，以確保電路能夠完全地開通和關(guān)斷。
按照實(shí)用新型的要求，用迫使晶體管P6工作于三極管區(qū)那樣的方法，迫使PMOS負(fù)載晶體管P18和P19只工作在三極管區(qū)，即保持晶體管P4和P5的寬長比的比率在前述指定的范圍內(nèi)。象迫使P6工作在三極管區(qū)那樣，依次地使在門電路12內(nèi)的每個(gè)負(fù)載晶體管P18和P19工作在三極管區(qū)內(nèi)，門電路內(nèi)的每個(gè)負(fù)載晶體管都受產(chǎn)生在P6的柵極上的電壓信號PB所偏置。按本設(shè)計(jì)，電流源晶體管N17的偏置電流在電路的全部工作時(shí)間內(nèi)，都始終小于晶體管P4和P5的飽和電流。因此，偏置電路11保證了PMOS負(fù)載管P18和P19工作在三極管區(qū)內(nèi)以提供給XOR/XNOR門電路12一個(gè)具有良好線性的有源負(fù)載。由于XOR/XNOR門電路12的負(fù)載晶體管P18、P19只工作在線性的三極管區(qū)內(nèi)，在采用0.7μm工藝的情況下，CML電路的驅(qū)動速度可以達(dá)到至少500MHz，大約是相同工藝下常規(guī)CMOS邏輯電路速度的二倍。在圖1中，AVDD＝VDD1＝VDD，AVSS＝VSS1＝Vss。對于輸入/輸出信號，高電平(H)＝VDD而低電平 當(dāng)INAN＝H(INAP＝L)和INBN＝H(INBP＝L)，則INAP＝L，ON＝L(OP＝H)。在這種情況下，門電路12的XOR部分輸出信號ON而XNOR部分輸出信號OP。
權(quán)利要求1.一種邏輯電路芯片，芯片的電路部分包括一個(gè)偏置電路和一個(gè)邏輯部分，其特征在于所述的偏置電路具有一個(gè)第一MOS晶體管對和一個(gè)第三MOS晶體管，其中所述第一MOS晶體管對中的一個(gè)晶體管的溝道寬長比為(Wp/Lp)，而另一個(gè)晶體管的則為(Wp/Lp)/n，其中1＜n＜4；所述邏輯部分具有多個(gè)輸入MOS晶體管對和多個(gè)負(fù)載MOS晶體管，每個(gè)負(fù)載MOS晶體管分別與各個(gè)輸入MOS晶體管對相連，所述偏置電路使每個(gè)負(fù)載MOS晶體管都工作在三極管區(qū)內(nèi)。
2.如權(quán)利要求1所述邏輯電路芯片，其特征在于所述偏置電路還包括至少一個(gè)MOS晶體管電流鏡，用于產(chǎn)生一個(gè)參考電流。
3.如權(quán)利要求1所述邏輯電路芯片，其特征在于所述多個(gè)輸入MOS晶體管包括第一和第二輸入晶體管對，用于接收第一差分輸入信號。
4.如權(quán)利要求3所述邏輯電路芯片，其特征在于所述多個(gè)輸入MOS晶體管包括一個(gè)第三輸入晶體管對，用于接收第二差分輸入信號。
5.如權(quán)利要求4所述邏輯電路芯片，其特征在于所述偏置電路產(chǎn)生了一個(gè)偏壓，而且此偏壓被施加到所述負(fù)載MOS晶體管的柵極上。
6.如權(quán)利要求5所述邏輯電路芯片，其特征在于所述偏壓施加在所述偏置電路的第三MOS晶體管的柵極上。
7.如權(quán)利要求6所述邏輯電路芯片，其特征在于所述邏輯部分包括邏輯門。
8.如權(quán)利要求7所述邏輯電路芯片，其特征在于所述邏輯門是由AND門、OR門、反相器、NAND門、NOR門、XOR門及XNOR門組成的門電路組合中選出來的。
專利摘要本實(shí)用新型公開了一種高速電流模式邏輯電路(CML)芯片，該芯片的電路部分具有改進(jìn)的偏置電路和邏輯部分。改進(jìn)的偏置電路包含一個(gè)MOS晶體管對，其中一個(gè)晶體管的溝道寬長比為(Wp/Lp)，而另一個(gè)晶體管的溝道寬長比則為(Wp/Lp)/n，其中1＜n＜4。這樣的一個(gè)晶體管對使偏置電路的第三MOS晶體管只能工作在三極管區(qū)內(nèi)。CML電路的邏輯部分具有多對用來接收差分輸入信號的輸入MOS晶體管，邏輯電路部分具有只工作在三極管區(qū)的負(fù)載MOS晶體管。
文檔編號H03K19/0944GK2697951SQ20042004015
公開日2005年5月4日 申請日期2004年4月22日 優(yōu)先權(quán)日2004年4月22日
發(fā)明者徐平 申請人:廈門優(yōu)迅高速芯片有限公司, 徐平