r>[0187]因此，包括具有電荷儲存結構的場效晶體管的存儲單元形成在交叉點三維陣列中。尺寸上半導體條紋與字線的寬度使用25納米等級，隆起狀疊層之間的間距為25納米等級，單一芯片中具有數十層(例如32層)的裝置可達到兆位容量(1012)。
[0188]存儲器材料層1115可包括其他電荷儲存結構。例如可使用能隙工程(bandgapengineered) S0N0S (BE-S0N0S)電荷儲存結構，其包括介電隧穿層1197，介電隧穿層119包括在零偏壓下形成反向”U”形的價帶的復合的材料。一實施例中，復合的隧穿介電層包括稱作空穴隧穿層的第一層、稱作能帶補償層(band offset layer)的第二層)、以及稱作隔離層第三層。此實施例中空穴隧穿層1115包括在半導體條紋側表面上的二氧化硅，形成方法例如原址蒸汽產生(in-situ steam generat1n ;ISSG)法,可通過后沉積NO退火或通過沉積過程額外的通入環(huán)境的NO進行任意選擇的氮化步驟。第一層二氧化硅的厚度小于20埃，較佳為15?；蚋　４韺嵤├穸瓤蔀?0?；?2埃。
[0189]此實施例中能帶補償層包括在空穴隧穿層上的氮化硅，例如以使用二氯硅燒(dichlorosilane ；DCS)與NH3前驅物、680 °C的低壓化學氣相沉積法(low-pressurechemical vapor deposit1n ；LPCVD)形成。在其他工藝中，能帶補償層包括氮氧化娃，以具有N20前驅物類似的方法形成。氮化硅能帶補償層的厚度小于30埃，且較佳25?；蚋?。
[0190]此實施例中的隔離層包括二氧化硅，在氮化硅能帶補償層上，形成方法例如使用LPCVD高溫氧化物(ΗΤ0)沉積法。二氧化硅隔離層的厚度小于35埃，較佳埃或更小。此三層隧穿層造成反向U形的價帶能階。
[0191]第一位置的價帶能階為足以引發(fā)空穴隧穿過半導體主體與第一位置界面之間的薄區(qū)域的電場，其也足以將價帶能階抬起至第一位置后的階層，其有效率地消滅復合的隧穿介電質第一位置后的空穴隧穿勢壘。此結構在三層的隧穿介電層中建立反向U形的價帶能階，并使得高速的電場輔助的空穴隧穿成為可能，同時有效率地避免復合的隧穿介電質在沒有電場或為了其他目的操作引發(fā)產生的較小電場而發(fā)生的漏電荷問題，上述其他操作例如從存儲單元讀取數據或編程鄰近的存儲單元。
[0192]在代表的裝置中，存儲器材料層1115包括能隙工程的復合隧穿介電層，其包括厚度小于2nm的二氧化硅層、厚度小于3nm的氮化硅層、及厚度小于4nm的二氧化硅層。一實施例中，復合的隧穿介電層構自超薄氧化硅層01 (例如< =15埃)、超薄氮化硅層N1 (例如< =30埃)、及超薄氧化硅層02 (例如< =35埃)，其在與半導體主體的界面補償15?；蚋√幵斐商嵘齼r帶能階約2.6eV。02層在第二補償(例如從界面約30埃至45埃)處，通過較低價帶能階(較高的空穴隧穿勢壘)與較高傳導帶能階區(qū)域，將N1層分開自電荷捕捉層。足以引發(fā)空穴隧穿的電場抬起第二位置后的價帶能階至一階層，其有效率地消滅空穴隧穿勢壘，這是因為第二位置位在較遠離界面的位置。因此，02層并未明顯干擾電場輔助的空穴隧穿，而同時改善低電場過程中工程化隧穿介電質阻止漏電的能力。
[0193]此實施例中存儲器材料層1115A中的電荷捕捉層包括厚度大于50埃的氮化硅，厚度例如約70埃，形成方法例如LPCVD。也可使用其他電荷捕捉材料與結構，例如包括氮氧化硅(Six0yNz)、富硅的氮化物、富硅的氧化物、包括埋納米顆粒的捕捉層等。
[0194]此實施例中，存儲器材料層1115中的阻擋介電層包括二氧化硅層，厚度大于50埃，例如為約90埃，可通過濕式爐管氧化工藝形成氮化物的濕式轉化形成。其他實施例可使用高溫氧化物(ΗΤ0)或LPCVD Si02。其他阻擋介電質可包括high-κ材料例如氧化鋁。
[0195]一代表實施例中，空穴隧穿層可為厚度13埃的二氧化硅；能帶補償層可為厚度20埃的氮化硅；隔離層可為厚度25埃的二氧化硅；電荷捕捉層可為厚度70埃的氮化硅；阻擋介電層可為厚度90埃的氧化娃。柵材料可為p+多晶娃(功函數約5.leV)，用于字線1116、1117 中。
[0196]圖12上視圖另外顯示額外的半導體材料條紋疊層。
[0197]橫向柵材料條紋疊層220的延伸方向平行字線。在頂陣列中，柵材料條紋疊層214延伸方向垂直橫向柵材料條紋疊層220,通過位線接觸，但未與字線短接(short)。形成半導體材料條紋疊層212的長度P#204。長度P#204的寬度窄于剩余的半導體材料條紋疊層212。在接著進行的步驟中，介電填充物例如氧化物填充在半導體材料條紋疊層212與柵材料條紋疊層214之間的間隙中。
[0198]在底陣列中，柵材料條紋疊層215延伸方向垂直橫向柵材料條紋疊層220，通過位線接觸，而未與字線形成短接。形成半導體材料條紋疊層的長度P#205。長度P#205的寬度窄于剩余的半導體材料條紋疊層213。在接著進行的步驟中，介電填充物例如氧化物形成在半導體材料條紋疊層213與柵材料條紋疊層215之間的間隙中。
[0199]高深寬比的溝道可以利用碳硬掩模與反應性離子刻蝕的黃光光刻工藝形成在疊層中，支撐許多材料。
[0200]形成開口 1230至頂陣列與底陣列側，與橫向柵材料條紋疊層220的中間部分。如參照圖3所述的內容，晶體管P1至P8其中單一個的晶體管柵極是形成自所有柵材料條紋疊層214、所有柵材料條紋疊層215、與橫向柵材料條紋疊層220的相同面中的柵材料。通過形成開口 1230，可以減少任何特定層中柵材料的體積。而減少柵材料的體積能使晶體管P1至P8降低RC延遲并提高開關的速率。
[0201]圖13為上視圖，其更顯示出三維存儲器陣列的工藝。形成梯狀結構225，其傳送串行選擇訊號，串行選擇訊號從控制電路選擇半導體材料條紋疊層212的特定面至柵材料條紋疊層214、柵材料條紋疊層215、與橫向柵材料條紋疊層220的不同面。
[0202]形成側壁228在開口 1230中。側壁硅化形成物可為硅化鈷(cobalt silicide ；CoSix)、娃化鈦(titanium silicide ;TiSix)、或其他娃化物化合物,方法例如在字線組的側壁上進行的自對準娃化工藝(self-aligned silicide ;SAlicide)。娃化物的形成可在側壁上沉積薄的硅化物前驅物，例如過渡金屬層。然后退火結構，造成硅化物前驅物與導電材料反應而形成低電阻的側壁硅化形成物。移除掉剩余或過多的過渡金屬。
[0203]圖14為上視圖，更顯示三維存儲器陣列的工藝。形成接觸于插塞上，其包括位線202、位線203、字線206、字線207、接地選擇線208、接地選擇線209、共享源極線接觸210、與共享的源極線接觸211。
[0204]圖15至圖23繪示根據一實施例中圖4的三維存儲器結構的制造流程。圖15至圖23大致上對應圖6至圖14的配置、操作與變化。
[0205]圖15繪示半導體材料層的疊層的上視圖，且大致上類似圖6。導電插塞與其他介層連接體形成穿過半導體材料層的疊層。導電插塞接著變成位線接觸402、位線接觸403、共享源極線接觸410、與共享的源極線接觸411的部分。
[0206]圖15包括具有箭頭示線D-D的虛線矩形，其標示出圖16三維立體圖在圖15中所在的區(qū)域。
[0207]圖16為圖15中一部分的三維立體圖，且大致上相似于圖7。箭頭示線D_D對應至圖15中的箭頭示線D-D。
[0208]圖17為半導體材料條紋疊層的上視圖，且大致上類似于圖8。半導體材料條紋疊層412與半導體材料條紋疊層413具有相反的方位。半導體材料條紋疊層412與半導體材料條紋疊層413延伸穿過個別的共享源極線插塞。另一實施例中，半導體材料條紋疊層412與半導體材料條紋疊層413未與共享源極線插塞形成短接。
[0209]圖17包括虛線矩形與箭頭示線E-E，其標示出圖18三維立體圖在圖17中所在位置的平面部分。
[0210]圖18為圖17中一部分的三維立體圖，其顯示出利用黃光光刻圖案化步驟定義出多個導電條紋的隆起狀疊層的結果，且大致上相似于圖9。箭頭示線E-E對應至圖17中的箭頭示線E-E。
[0211]圖19為半導體材料條紋上具有字線的上視圖，且大致上相似于圖10。字線406覆蓋較上陣列中半導體材料條紋疊層的中間長度。GSL/SSL 408覆蓋字線406與共享的源極線接觸之間的半導體材料條紋疊層部分中。字線407覆蓋較下陣列中半導體材料條紋疊層的中間長度。GSL/SSL 409覆蓋字線407與共享的源極線接觸之間的半導體材料條紋疊層。
[0212]圖19包括虛線矩形與箭頭示線F-F，其標示出圖20三維立體圖在圖19中所在位置的平面部分。
[0213]圖20為圖19部分的三維立體圖，其顯示存儲器材料與半導體材料條紋疊層，及其上方的字線，且大致上相似于圖11。
[0214]圖21為上視圖，其更顯示出其他的半導體材料條紋疊層，且大致上相似于圖12。
[0215]橫向柵材料條紋疊層420的延伸方向平行于字線。在上半頂陣列中，柵材料條紋疊層414的延伸方向垂直于橫向柵材料條紋疊層420，穿過位線接觸，但未與字線(及GSL/SSL線)之間形成短接。形成半導體材料條紋疊層412的長度P#404。長度P#404的寬度相同于剩余的半導體材料條紋疊層412，而在另一實施例中其亦可寬于或窄于剩余的半導體材料條紋疊層412。在接著進行的步驟中，介電填充物例如氧化物是形成在半導體材料條紋疊層412與柵極材料條紋疊層414之間的間隙中。
[0216]在下半底陣列中，柵材料條紋疊層415延伸方向垂直于橫向柵材料條紋疊層420，穿過位線接觸，而未與字線(及GSL/SSL線)形成短接。形成半導體材料條紋疊層413的長度P#405。長度P#405的寬度相同于剩余的半導體材料條紋疊層413，然另一實施例中，其亦可寬于或窄于剩余的半導體材料條紋疊層413。在接著進行的步驟中，介電填充物例如氧化物形成在半導體材料條紋疊層413與柵極材料條紋疊層415之間的間隙中。
[0217]可使用基于碳硬掩模與反應性離子刻蝕的黃光光刻在疊層中形成溝道，支撐許多材料層。
[0218]形成開口 2130至上半頂陣列與下半底陣列側，與橫向柵材料條紋疊層420的中間部分中。如參照圖5所述的內容，晶體管P1至P8其中單一個的晶體管柵極是形成自所有柵材料條紋疊層414、所有柵材料條紋疊層415、與橫向柵材料條紋疊層420相同面中的柵材料。
[0219]圖22