具有交錯的控制結(jié)構(gòu)的三維陣列存儲器裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種高密度存儲器裝置，且特別是有關(guān)于一種存儲器裝置，其中配置有存儲單元的多個面至三維陣列中。
【背景技術(shù)】
[0002]由于集成電路中裝置的臨界尺寸微縮化已至一般存儲單元技術(shù)的極限，設(shè)計者不斷尋求疊層多個存儲單元面(Plane)的技術(shù)，藉此達(dá)到更大的儲存容量，并降低每位的成本。
[0003]圖1為三維集成電路裝置的立體圖，其使用垂直柵結(jié)構(gòu)。圖1中的裝置100包括在集成電路基底上，由導(dǎo)電條紋與絕緣條紋在z方向上交錯構(gòu)成的疊層。
[0004]圖1所示的例子中，多層陣列形成在絕緣層上，并包括多個導(dǎo)電材料的結(jié)構(gòu)，例如多個字線125-1 WL至125-N WL，正交在疊層上，并與疊層共形。數(shù)面(例如112、113、114、與115)中導(dǎo)電條紋疊層中的導(dǎo)電條紋可包括存儲器元件的信道，且結(jié)構(gòu)(例如125-1 WL至125-N WL)中的結(jié)構(gòu)可配置為字線與串行選擇線，包括存儲器元件的垂直柵。相同面中的導(dǎo)電條紋通過連接元件(例如102B、103B、104B、與105B)的疊層電性耦接在一起。
[0005]包括連接元件112A、113A、114A、及115A的疊層的接觸結(jié)構(gòu)終止導(dǎo)電條紋，例如疊層中的導(dǎo)電條紋112、113、114、及115。這些連接元件112A、113A、114A、及115A電性連接至不同的位線以連接至譯碼電路，以在陣列中選擇面。連接元件112A、113A、114A、及115A可同時圖案化，其中定義出疊層。
[0006]連接元件(例如102B、103B、104B、與105B)的疊層通過絕緣層(未顯示)在Z方向上彼此分開，并終止導(dǎo)電條紋,例如導(dǎo)電條紋102、103、104、與105。絕緣層可包括絕緣材料，如述，用作配置在Z方向上導(dǎo)電條紋之間的絕緣條紋。連接元件(例如102B、103B、104B、及105B)的疊層中的多個介層連接體(例如172、173、174、與175)，從連接體表面延伸至個別的連接元件。連接體表面的頂上的圖案化導(dǎo)電線可連接至各別的介層連接體。介層連接體172、173、174、175電性連接連接元件102B、103B、104B、及105B至圖案化的導(dǎo)電線中的不同位線，例如金屬層ML3，用以連接至譯碼電路以在陣列選擇面。連接元件102B、103BU04B、及105B的疊層可同時圖案化，其中定義出多個疊層。
[0007]導(dǎo)電條紋的疊層耦接至連接元件112A、113A、114A、及115A的疊層，或連接元件102B、103B、104B、及105B的疊層，而非同時兩者。導(dǎo)電條紋112、113、114、及115的疊層一個末端結(jié)束在連接元件112A、113A、114A、及115A的疊層，穿過SSL柵極結(jié)構(gòu)119、接地選擇線(GSL)126、字線125-1 WL至125-N WL、接地選擇線(GSL) 127，且另一末端結(jié)束在源極線128。導(dǎo)電條紋112、113、114、及115的疊層并未到達(dá)連接元件102B、103B、104B、及105B的疊層。
[0008]導(dǎo)電條紋的疊層102、103、104、與105 —個末端結(jié)束在連接元件102B、103B、104B、及105B的疊層，穿過SSL柵極結(jié)構(gòu)109、接地選擇線(GSL) 127、字線125-N WL至125-1 WL、接地選擇線(GSL) 126，且另一末端結(jié)束在源極線(在圖中的其他部分)。導(dǎo)電條紋102、103、104、與105的疊層并未到達(dá)連接元件112A、113A、114A、及115A的疊層。
[0009]記憶層配置在導(dǎo)電條紋疊層中導(dǎo)電條紋112至115與102至105的表面與導(dǎo)電材料的結(jié)構(gòu)之間的交叉點處的界面區(qū)，導(dǎo)電材料的結(jié)構(gòu)例如字線125-1 WL至125-N WL。特別是，記憶層形成在疊層中導(dǎo)電條紋的側(cè)表面上。存儲器元件設(shè)置在疊層的側(cè)表面與字線之間的交叉點處的界面區(qū)中。接地選擇線(GSL) 126與127共形于疊層，類似字線。
[0010]每個導(dǎo)電條紋的疊層的一個末端結(jié)束在連接元件，且另一末端結(jié)束在源極線。舉例來說，導(dǎo)電條紋112、113、114、及115的疊層的一個末端結(jié)束在連接元件112AU13A、114A、及115A，且另一末端結(jié)束在源極線128。在鄰近圖的末端處，其他每個導(dǎo)電條紋的疊層結(jié)束在連接元件102B、103B、104B、及105B，且其他每個導(dǎo)電條紋的疊層結(jié)束在分開的源極線。在遠(yuǎn)離圖的末端處，每個其他導(dǎo)電條紋的疊層結(jié)束在連接元件112A、113A、114A、及115A，且其他每個導(dǎo)電條紋的疊層結(jié)束在分開的源極線。
[0011]位線與串行選擇柵極結(jié)構(gòu)形成在金屬層ML1、ML2、與ML3。位線耦接至面譯碼器(未顯示)。串行選擇柵極結(jié)構(gòu)耦接至串行選擇線譯碼器(未顯示)。
[0012]接地選擇線(GSL) 126與127可在定義字線125-1 WL至125-N WL的相同步驟中圖案化。接地選擇裝置形成在疊層的表面與接地選擇線GSL126與127之間的交叉點處。SSL柵極結(jié)構(gòu)119與109可在定義字線125-1 WL至125-N WL的相同步驟中圖案化。串行選擇裝置形成在疊層的表面與串行選擇(SSL)柵極結(jié)構(gòu)119與109之間的交叉點處。這些裝置耦接至譯碼電路用以在陣列中選擇特定疊層中的串行。
[0013]為了提高存儲單元的數(shù)量，圖1的存儲器陣列的額外例可沿Y方向重復(fù)配置。為了連接圖1的存儲器陣列的額外例，形成在金屬層ML3處的位線沿Y方向延伸。這些形成在金屬層ML3處沿伸的位線連接至圖1的存儲器陣列的額外例中存儲單元的不同面。未了達(dá)成延伸位線與存儲單元的不同面之間的連接，連接元件112A、113A、114A、及115A的額外例與連接元件102B、103B、104B、及105B的額外例是沿著存儲器陣列的額外例重復(fù)配置。這些連接元件112A、113A、114A、及115A與連接元件102B、103B、104B、及105B的多個例子耗費致密的存儲器陣列區(qū)域的面積。結(jié)果，降低了陣列效率。因此期望能通過減少連接元件在致密的存儲器陣列區(qū)域中所占據(jù)的面積，來提高陣列效率。
[0014]其他點則是傳送譯碼的地址訊號至三維陣列中特定存儲單元或存儲單元組的復(fù)雜性。圖1中SSL柵極結(jié)構(gòu)109與119從多個導(dǎo)電條紋疊層中選擇特定的疊層。連接元件112A、113A、114A、及115A與連接元件102B、103B、104B、及105B從多個導(dǎo)電條紋疊層中選擇特定的面。字線125-1至125-N沿導(dǎo)電條紋疊層選擇特定位置。因此期望能簡化傳送譯碼的地址訊號至三維振列中特定的存儲單元或存儲單元組的存儲器構(gòu)造。

【發(fā)明內(nèi)容】

[0015]本技術(shù)的其中一個概念為存儲器裝置，包括)三維垂直柵極NAND陣列、多個階層選擇柵線(有時稱作SSL柵線)在NAND陣列的個別階層中、及區(qū)塊選擇柵線(有時稱作GSL柵線)。
[0016]NAND陣列包括多個階層，這些階層各包括多個NAND串行，這些NAND串行于一個末端上具有一第一開關(guān)，并于一相反末端上具與一第二開關(guān)，該第一開關(guān)連接該串行至一共享的源極結(jié)構(gòu)，該第二開關(guān)連接該串行至一對應(yīng)的位線。開關(guān)可為晶體管。
[0017]多個階層選擇柵線于該NAND陣列的多個分別階層中，其中這些階層選擇柵線中的這些階層選擇柵線連接至該NAND陣列的這些分別階層中這些NAND串行的這些第二開關(guān)。區(qū)塊選擇柵線，連接至這些階層中這些NAND串行的這些第一開關(guān)
[0018]一實施例中，該三維垂直柵NAND陣列包括多個半導(dǎo)體材料條紋的第一疊層，這些階層選擇柵線包括多個柵材料條紋的第二疊層，這些第一疊層是交錯且共平面這些第二疊層。
[0019]一實施例中，該三維垂直柵NAND陣列具有多個存儲單元，位于多個疊層中的半導(dǎo)體條紋與多個字線的多個交叉點中。
[0020]本技術(shù)的其中一個概念為存儲器裝置，其包括一 NAND串行，位于一半導(dǎo)體材料條紋中；多個第一字線配置在該NAND串行上，及一對柵材料條紋。這些第一字線沿一第一方向延伸。對柵材料條紋與該NAND串行共平面，并沿一第二方向在該NAND串行的兩側(cè)延伸。該第二方向垂直于該第一方向。該對柵材料條紋配置為用以該半導(dǎo)體材料條紋部分的一柵極。
[0021]一實施例更包括控制電路，其提供一偏壓安排至該對柵材料條紋以作用為用以該半導(dǎo)體材料條紋的該部分的該柵極。
[0022]本技術(shù)的其中一個概念為存儲器裝置，其包括多個半導(dǎo)體材料條紋的第一疊層，多個第一字線；多個柵材料條紋的第二疊層，其交錯并共平面于這些第一疊層，及控制電路。這些第二疊層配置為用以這些第一疊層的多個柵極。
[0023]一實施例更包括控制電路，其提供多個偏壓安排至這些第二疊層，以控制這些第二疊層用作這些第一疊層的多個柵極。
[0024]這些字線正交在這些第一疊層上，且具有共形于這些第一疊層的多個表面，使得一存儲器元件的三維陣列建立在這些第一疊層的多個表面與這些字線之間的多個交叉點處。
[0025]一實施例中，這些半導(dǎo)體材料條紋的第一疊層包括:一第一長度，其中這些字線是沿著該第一長度正交于其上；以及鄰近該第一長度的一第二長度。該第二長度上沒有配置正交該第二長度的字線。這些第二疊層沿著至少部分該第二長度，而未沿著該第一長度，交錯于這些第一疊層。
[0026]—實施例更包括多個柵材料條紋的一橫向疊層于基底上。該橫向疊層垂直于這些第二疊層。這些第二疊層延伸自這些柵材料條紋的該橫向疊層。
[0027]—實施例中，通過絕緣材料互相分開的多個柵材料條紋的面(plane)被包括在其中:(i)這些柵材料條紋的第二疊層，以及(ii)該柵材料條紋的橫向疊層中。位于不同個這些第二疊層中，且位于這些面中一相同面的多個柵材料條紋是通過該相同面處的該橫向疊層的一柵材料條紋彼此電性連接。
[0028]一實施例中，該柵材料條紋的橫向疊層具有一較外部分與一較內(nèi)部分，該較外部分鄰近這些第二疊層，該較內(nèi)部分通過該較外部分分開自這些第二疊層。該較外部分包括由絕緣材料分開的多個柵材料條紋的面，且該較內(nèi)部分被該絕緣材料所填充。
[0029]一實施例更包括多個半導(dǎo)體材料條紋的第三疊層、多個第二字線、與多個柵材料條紋的第四疊層，這些第四疊層與這些第三疊層交錯。這些第四疊層被配置為這些第四疊層的多個柵極。
[0030]該橫向疊層具有相對的一第一側(cè)與一第二側(cè)。該橫向疊層的該第一側(cè)面向這些第一疊層、這些第二疊層、這些第一字線。這些第二疊層延伸自該柵材料條紋的橫向疊層的該第一側(cè)。
[0031]該橫向疊層的該第二側(cè)面向這些第三疊層、這些第四疊層、這些第二字線。這些第四疊層延伸自該柵材