半導體元件及其制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體元件及其制造方法。
【背景技術】
[0002]隨著半導體元件集成度的提高，元件尺寸不斷地縮小。元件中每個構件的尺寸愈來愈小，彼此間的距離也愈來愈近。一般而言，元件與元件之間藉由隔離結構來彼此隔離?，F(xiàn)今較常使用的隔離結構為淺溝渠隔離結構(shallow trench isolat1n, STI)。在記憶元件中，適當?shù)臏\溝渠隔離結構能提高柵極稱合比(gate coupling rat1,GCR)、減少相鄰記憶元件間的干擾、同時使記憶元件具有良好的可靠度。

【發(fā)明內容】

[0003]本發(fā)明的目的在于，提供一種新的半導體元件及其制造方法，所要解決的技術問題是使其能夠提高柵極耦合比、減少相鄰記憶元件間的干擾，并且使半導體元件具有良好的可靠度，非常適于實用。
[0004]本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種半導體元件，包括基底、多個第一介電層、多個第一導體層以及多個隔離結構。所述基底具有多個溝渠。所述第一介電層分別配置于相鄰兩個所述溝渠之間的所述基底上。所述第一導體層配置于所述第一介電層上。所述隔離結構位于所述溝渠中，每一隔離結構包括平坦區(qū)與凹陷區(qū)，所述平坦區(qū)的上表面高于所述第一介電層的上表面。
[0005]本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
[0006]前述的半導體元件，其中所述凹陷區(qū)為U形、V形、梯形、乳頭形、W形或階梯形。
[0007]前述的半導體元件，其中所述凹陷區(qū)的底面低于所述平坦區(qū)的上表面，并且高于所述第一介電層的上表面。
[0008]前述的半導體元件，還包括:第二導體層以及第二介電層。所述第二導體層配置于所述第一導體層與所述隔離結構上；所述第二介電層配置于所述第一導體層與所述第二導體層之間以及所述隔離結構與所述第二導體層之間。
[0009]本發(fā)明的目的及解決其技術問題還采用以下技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導體元件的制造方法，包括:在基底上依序形成第一介電層與第一導體層。圖案化所述第一導體層與所述第一介電層，并且在所述基底中形成多個溝渠。在所述溝渠中形成多個隔離材料層。移除部分所述隔離材料層，以形成多個隔離層，裸露出所述第一導體層的側壁。移除部分所述隔離層，以形成多個隔離結構，每一隔離結構包括平坦區(qū)與凹陷區(qū)。
[0010]本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
[0011]前述的半導體元件的制造方法，其中所述移除部分所述隔離層的步驟包括:在每一第一導體層的側壁上形成第一襯間隙壁。以所述第一襯間隙壁為罩幕，蝕刻所述隔離層。移除所述第一襯間隙壁。
[0012]前述的半導體元件的制造方法，其中蝕刻所述隔離層的方法包括干式蝕刻法。
[0013]前述的半導體元件的制造方法，其中移除所述第一襯間隙壁的方法包括濕式蝕刻法。
[0014]前述的半導體元件的制造方法，還包括:在移除所述第一襯間隙壁之前，在所述第一襯間隙壁的側壁形成第二襯間隙壁。以所述第一襯間隙壁以及所述第二襯間隙壁為罩幕，蝕刻部分所述隔離層。移除所述第一襯間隙壁與所述第二襯間隙壁。
[0015]前述的半導體元件的制造方法，其中移除部分所述隔離材料層的方法包括干式蝕刻法。
[0016]本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和有益效果。借由上述技術方案，本發(fā)明半導體元件及其制造方法至少具有下列優(yōu)點及有益效果:本發(fā)明的半導體元件及其制造方法能夠提高柵極耦合比、減少相鄰浮置柵極間的干擾，并且使半導體元件具有良好的可靠度。
[0017]綜上所述，本發(fā)明是有關于一種半導體元件及其制造方法。所述半導體元件包括基底、第一介電層、第一導體層以及隔離結構?；拙哂袦锨?；第一介電層配置于相鄰兩個溝渠之間的基底上；第一導體層配置于第一介電層上；隔離結構位于溝渠中，包括平坦區(qū)與凹陷區(qū)，平坦區(qū)的上表面高于第一介電層的上表面。本發(fā)明在技術上有顯著的進步，并具有明顯的積極效果，誠為一新穎、進步、實用的新設計。
[0018]上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
【附圖說明】
[0019]圖1A至圖1H是根據(jù)本發(fā)明一實施例所繪示的半導體元件的制造流程的剖面示意圖。
[0020]圖2至圖5是依照本發(fā)明其他實施例所繪示的半導體元件的剖面示意圖。
[0021]圖6A至圖6B是根據(jù)本發(fā)明另一實施例所繪示的半導體元件的制造流程的剖面示意圖。
[0022]圖7A至圖7D是根據(jù)本發(fā)明又一實施例所繪示的半導體元件的制造流程的剖面示意圖
[0023]102、102a:基底
[0024]104、104a:第一介電層
[0025]106、106a:第一導體層
[0026]108:溝渠
[0027]110:隔離材料層
[0028]110a、710b、710c:隔離層
[0029]110b、210b、310b、410b、510b、610b、710d:隔離結構
[0030]111a:平坦區(qū)
[0031]lllb、611b、711b:凹陷區(qū)
[0032]112:襯材料層
[0033]112a、618a、620a、718a、720a:襯間隙壁
[0034]114:第二介電層
[0035]116:第二導體層
[0036]Θ:角度
【具體實施方式】
[0037]為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的半導體元件及其制造方法其【具體實施方式】、結構、方法、步驟、特征及其功效，詳細說明如后。
[0038]圖1A至圖1H是根據(jù)本發(fā)明一實施例所繪示的半導體元件的制造流程的剖面示意圖。
[0039]請參閱圖1A所示，在基底102上形成第一介電層104?；?02例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(semiconductor over insulator,SOI)。半導體例如是IVA族的原子，例如硅或鍺。半導體化合物例如是IVA族的原子所形成的半導體化合物，例如是碳化硅或是硅化鍺，或是IIIA族原子與VA族原子所形成的半導體化合物，例如是砷化鎵?；?02可以具有摻雜，基底102的摻雜可以是Ρ型或Ν型。Ρ型的摻雜可以是ΠΙΑ族離子，例如是硼離子。Ν型摻雜可以是VA族離子，例如是砷或是磷。
[0040]第一介電層104可以由單材料層構成。單材料層例如是低介電常數(shù)材料或是高介電常數(shù)材料。低介電常數(shù)材料為介電常數(shù)低于4的介電材料，例如是氧化硅或氮氧化硅。高介電常數(shù)材料為介電常數(shù)高于4的介電材料，例如是氧化鋁鉿(HfAlO)、氧化鉿(Hf02)、氧化鋁(A1203)或氮化硅(Si3N4)。第一介電層104也可以是雙層堆疊結構或是多層堆疊結構。雙層堆疊結構例如是低介電常數(shù)材料與高介電常數(shù)材料所組成的雙層堆疊結構(以低介電常數(shù)材料/高介電常數(shù)材料表示)，例如是氧化硅/硅氧化鉿、氧化硅/氧化鉿或是氧化硅/氮化硅。多層堆疊結構例如是低介電常數(shù)材料、高介電常數(shù)材料以及低介電常數(shù)材料所組成的多層堆疊結構(以低介電常數(shù)材料/高介電常數(shù)材料/低介電常數(shù)材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/氧化鋁/氧化硅。第一介電層104的形成方法例如是熱氧化法或是化學氣相沉積法。
[0041]之后，在第一介電層104上形成第一導體層106。第一導體層106的材質例如是摻雜多晶硅、多晶硅化金屬或其組合的堆疊層、金屬層或可應用的導體，形成方法例如是利用化學氣相沉積法或是物理氣相沉積法。
[0042]然后，請參閱圖1B所不，圖案化第一導體層106以及第一介電層104,形成第一導體層106a以及第一介電層104a，并于基底102a中形成多個溝渠108。圖案化的方法可以在第一導體層106上形成圖案化罩幕層(未繪示)。圖案化罩幕層可以是單一材料層或是雙層材料層，圖案化罩幕層例如是圖案化的光阻層。接著，以圖案化罩幕層為罩幕，進行蝕刻工藝，蝕刻工藝包括非等向性蝕刻法，例如是干式蝕刻法。之后，移除圖案化罩幕層。移除圖案化罩幕層的方法例如是干式移除法、濕式移除法或其組合。
[0043]其后，請參閱圖1C所示，在溝渠108中形成隔離材料層110。形成隔離材料層110的方法可以是在溝渠108以及第一導體層106a上形成絕緣材料。絕緣材料例如是氧化硅或是硼磷硅玻璃，其形成的方法例如是化學氣相沉積法。之后，再利用化學機械研磨法(CMP)或回蝕刻法，移除第一導體層106a上的絕緣材料。
[0044]然后，請參閱圖1C與圖1D所示，進行回蝕刻工藝，移除溝渠108中部分的隔離材料層110,形成隔離層110a。隔離層110a的上表面低于第一導體層106a的上表面,并且高于第一介電層104a的上表面，裸露出第一導體層106a的側壁。在一實施例中，隔離層110a的上表面與第一介電層104a的上表面之間的距離約為200埃至500埃。移除部分隔離材料層110的方法例如是干式蝕刻法。
[0045]接著，請參閱圖1E所示,在基底102a上形成襯材料層112,覆蓋所述第一導