本發(fā)明涉及一種非易失性半導(dǎo)體存儲裝置，尤其涉及一種具有與非(NotAND，NAND)型串(string)的存儲裝置的存儲器陣列的結(jié)構(gòu)。
背景技術(shù)：
：快閃存儲器作為存儲元件而被廣泛用于數(shù)碼相機(jī)、智能手機(jī)等電子設(shè)備。在此類市場中，對于快閃存儲器進(jìn)一步要求小型化、大容量化，且要求高速化、低功耗化。NAND型快閃存儲器具備配置有多個塊(block)的存儲器陣列，所述塊是將多個NAND串沿列方向配置而成。NAND串是包含串聯(lián)連接的多個存儲胞元與連接于其兩端的選擇晶體管而構(gòu)成，其中一個端部經(jīng)由位線側(cè)選擇晶體管而連接于位線，另一個端部經(jīng)由源極線側(cè)選擇晶體管而連接于源極線。圖1是表示以往的快閃存儲器的位線選擇電路的結(jié)構(gòu)例的圖(專利文獻(xiàn)1)。如該圖1所示，位線選擇電路10是包含第一選擇部12和第二選擇部14而構(gòu)成，所述第一選擇部12用于將偶數(shù)位線GBL_e和奇數(shù)位線GBL_o連接于頁面緩沖器/讀出(sense)電路，所述第二選擇部14對偶數(shù)位線GBL_e及奇數(shù)位線GBL_o施加規(guī)定的偏電壓。第一選擇部12具有：連接于偶數(shù)位線GBL_e的偶數(shù)選擇晶體管SEL_e、連接于奇數(shù)位線GBL_o的奇數(shù)選擇晶體管SEL_o、以及連接在偶數(shù)選擇晶體管GBL_e及奇數(shù)選擇晶體管GBL_o的共用節(jié)點N1與讀出電路之間的位線選擇晶體管BLS。構(gòu)成第一選擇部12的晶體管SEL_e、晶體管SEL_o、晶體管BLS是在構(gòu)成頁面緩沖器/讀出電路等周邊電路的P阱(well)內(nèi)所形成的N溝道金屬氧化物半導(dǎo)體晶體管，這些晶體管是能夠在高電壓下動作的高耐壓晶體管。例如，當(dāng)在頁面讀出的情況下，選擇偶數(shù)位線GBL_e時，偶數(shù)選擇晶體管SEL_e、位線選擇晶體管BLS導(dǎo)通，奇數(shù)位線GBL_o為非選擇，奇數(shù)選擇晶體管SEL_o斷開。而且，當(dāng)選擇奇數(shù)位線GBL_o時，奇數(shù)選擇晶體管 SEL_o、位線選擇晶體管BLS導(dǎo)通，偶數(shù)位線GBL_e為非選擇，偶數(shù)選擇晶體管SEL_e斷開。第二選擇部14具有：連接在偶數(shù)位線GBL_e與假想電位VPRE之間的偶數(shù)偏壓晶體管YSEL_e、以及連接在奇數(shù)位線GBL_o與假想電位VPRE之間的奇數(shù)偏壓晶體管YSEL_o。這些晶體管是在形成有存儲胞元的P阱內(nèi)所形成的NMOS晶體管，是能夠在低電壓下動作的低耐壓晶體管。對于假想電位VPRE，供給與動作狀態(tài)相應(yīng)的偏電壓或預(yù)充電電壓。例如，在頁面讀出時，所選擇的偶數(shù)位線GBL_e的偶數(shù)偏壓晶體管YSEL_e斷開，非選擇的奇數(shù)位線GBL_o的奇數(shù)偏壓晶體管YSEL_o導(dǎo)通，對假想電位VPRE供給屏蔽電壓。而且，當(dāng)偶數(shù)位線GBL_e為非選擇，而選擇奇數(shù)位線GBL_o時，偶數(shù)偏壓晶體管YSEL_e導(dǎo)通，奇數(shù)偏壓晶體管YSEL_o斷開，對偶數(shù)位線GBL_e供給屏蔽電壓。在編程(program)時，對假想電位VPRE供給編程禁止電壓，對非選擇的位線的存儲胞元的溝道供給寫入禁止電壓。通過在與存儲胞元共用的阱內(nèi)形成構(gòu)成第二選擇部14的晶體管，可削減位線選擇電路的占用面積，實現(xiàn)快閃存儲器的小型化。今后，隨著物聯(lián)網(wǎng)等的普及，產(chǎn)生電子設(shè)備的電力消耗的抑制、及電子設(shè)備間的高速數(shù)據(jù)通信的必要性。伴隨于此，對于搭載于電子設(shè)備中的快閃存儲器，也進(jìn)一步要求低功耗化、高速化、小型化。專利文獻(xiàn)1(日本專利5550609號公報)的布局結(jié)構(gòu)是一種解決方案，但該結(jié)構(gòu)不夠充分，需要實現(xiàn)進(jìn)一步改良的快閃存儲器。技術(shù)實現(xiàn)要素：本發(fā)明的目的在于解決此種以往問題，提供一種具有經(jīng)過改良的存儲器陣列結(jié)構(gòu)的非易失性半導(dǎo)體存儲裝置，能夠?qū)崿F(xiàn)低功耗化、高速化、小型化。本發(fā)明的非易失性半導(dǎo)體存儲裝置包括：存儲器陣列，包含多個全局塊(globalblock)，一個全局塊包含多個塊，一個塊包含多個NAND型串；多根局域位線(localbitline)，共同連接于一個全局塊內(nèi)的多個塊的各個；多個全局塊共用的多根全局位線(globalbitline)；以及連接部件，進(jìn)行一根全局位線與m根(m為2以上的整數(shù))局域位線之間的選擇性的連接，當(dāng)對全局塊內(nèi)的所選擇的塊進(jìn)行選擇頁面的讀出或編程時，通過所述連接部件，由m 根局域位線共用一根全局位線。根據(jù)本發(fā)明，分離為多個全局塊共用的全局位線與全局塊內(nèi)的多個塊共用的局域位線，由m根局域位線共用一根全局位線，因此能夠?qū)崿F(xiàn)低功耗化、高速化、小型化。附圖說明圖1表示以往快閃存儲器的位線選擇電路的結(jié)構(gòu)圖；圖2是表示本發(fā)明的實施例的快閃存儲器的概略結(jié)構(gòu)的圖；圖3是表示本實施例的存儲器陣列的整體結(jié)構(gòu)的圖；圖4是存儲胞元的等效電路圖；圖5表示本實施例的存儲器陣列的全局塊的概略結(jié)構(gòu)圖；圖6是表示本實施例的全局塊內(nèi)所形成的開關(guān)電路部的電路結(jié)構(gòu)的圖；圖7A是表示本實施例的全局塊的概略結(jié)構(gòu)的剖面圖；圖7B是表示局域位線與塊的連接關(guān)系的剖面圖；圖8A是表示本實施例的通過行解碼器來進(jìn)行全局塊的選擇的結(jié)構(gòu)例的圖；圖8B是表示本實施例的通過行解碼器來進(jìn)行塊的選擇的結(jié)構(gòu)例的圖；圖9是本實施例的偶數(shù)頁面的讀出動作的時序圖；圖10是本實施例的奇數(shù)頁面的讀出動作的時序圖；圖11是本實施例的偶數(shù)頁面的編程的時序圖；圖12是本實施例的奇數(shù)頁面的編程的時序圖。附圖標(biāo)記：10：位線選擇電路12：第一選擇部14：第二選擇部100：快閃存儲器110：存儲器陣列110A、110B：存儲板(存儲體)120：輸入/輸出緩沖器130：地址寄存器140：數(shù)據(jù)寄存器150：控制器160：行解碼器170、170A、170B：頁面緩沖器/讀出電路180：列選擇電路190：內(nèi)部電壓產(chǎn)生電路200、200A、200B：行驅(qū)動電路210：電壓供給部212：NAND門214：逆變器216：電平轉(zhuǎn)換器220、220'：第一開關(guān)電路部230、230'：第二開關(guān)電路部300：P型的硅基板310：N阱320、322、324：P阱Ax：行地址信息Ay：列地址信息BLK：塊BLS：位線選擇晶體管C1、C2、Cn：控制信號DEC1～DEC7：解碼信號DSG、SGS：選擇柵極線GBL、GBL1～GBLn：全局位線GBL_e：偶數(shù)位線GBL_o：奇數(shù)位線GBLi：第i根全局位線GBLi+1：第i+1根全局位線GBLK：全局塊G_BLK1～G_BLK8：全局塊G_BLKi：第i個全局塊G_SEL1～G_SEL8、SEL_B0～SEL_B127、SEL_e1、SEL_e2、SEL_LBLe、SEL_LBLo、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、：選擇線L1、L2、M0：第一層金屬線LBL：局域位線LBL_e、LBL_e1、LBL_e2、LBLe：偶數(shù)局域位線LBL_o、LBL_o1、LBL_o2、LBLo：奇數(shù)局域位線M1：第二層金屬線M2：第三層金屬線N1：共用節(jié)點Qe、Qe1、Qe2、Qvo、Qo、Qo1、Qo2、Qve：N溝道型的MOS晶體管Q_GBe、Q_GBo：全局塊選擇晶體管SEL_e：偶數(shù)選擇晶體管SEL_o：奇數(shù)選擇晶體管SL：源極線t1～t10：時刻Vers：擦除電壓VIR_e、VIR_o：假想電源線Vpass：通過電壓Vpgm：編程電壓VPRE：假想電位Vread：讀出電壓WL1～WL64：字線YSEL_e：偶數(shù)偏壓晶體管YSEL_o：奇數(shù)偏壓晶體管具體實施方式以下，參照附圖來詳細(xì)說明本發(fā)明的實施方式。另外，應(yīng)留意的是，附圖中，為了便于理解而強(qiáng)調(diào)表示了各部分，與實際元件的比例并不相同。圖2是表示本發(fā)明的實施例的NAND型的快閃存儲器的結(jié)構(gòu)的框圖。本 實施例的快閃存儲器100包括：存儲器陣列110，形成有排列成矩陣狀的多個存儲胞元；輸入/輸出緩沖器120，連接于外部輸入/輸出端子I/O，保持輸入/輸出數(shù)據(jù)；地址寄存器130，接收來自輸入/輸出緩沖器120的地址數(shù)據(jù)；數(shù)據(jù)寄存器140，保持輸入/輸出的數(shù)據(jù)；控制器150，供給控制信號C1、控制信號C2、…控制信號Cn，該控制信號C1、控制信號C2、…控制信號Cn是基于來自輸入/輸出緩沖器120的命令數(shù)據(jù)及外部控制信號(未圖示的芯片使能(chipenable)或地址鎖存使能等)來控制各部；行解碼器160，對來自地址寄存器130的行地址信息Ax進(jìn)行解碼，并基于解碼結(jié)果來進(jìn)行全局塊或字線的選擇等；頁面緩沖器/讀出電路170，保持經(jīng)由位線而讀出的數(shù)據(jù)，或者經(jīng)由位線來保持編程數(shù)據(jù)等；列選擇電路180，對來自地址寄存器130的列地址信息Ay進(jìn)行解碼，并基于該解碼結(jié)果來進(jìn)行位線的選擇等；以及內(nèi)部電壓產(chǎn)生電路190，生成數(shù)據(jù)的讀出、編程及擦除等所需的電壓(編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、擦除電壓Vers等)。圖3表示存儲器陣列110的詳細(xì)情況。本實施例的存儲器陣列110被分割成兩個存儲體(memorybank)或存儲板(memoryplane)110A、存儲體或存儲板110B。存儲板110A耦合于行驅(qū)動電路200A，存儲板110B耦合于行驅(qū)動電路200B，行解碼器160共同耦合于兩個存儲板110A、存儲板110B。而且，圖示例中，在存儲板110A的上端側(cè)配置有頁面緩沖器/讀出電路170A，在存儲板110B的上端側(cè)配置有頁面緩沖器/讀出電路170B，但頁面緩沖器/讀出電路170A、頁面緩沖器/讀出電路170B也可配置在存儲板110A、存儲板110B的下端側(cè)。存儲板110A包含沿列方向配置的多個全局塊GBLK，同樣，存儲板110B也包含沿列方向配置的多個全局塊GBLK。一個全局塊GBLK進(jìn)而包含多個塊。圖示例中，一個存儲板110A(110B)沿列方向包含8個全局塊GBLK，一個全局塊GBLK進(jìn)而包含128個塊BLK。在一個塊BLK中，如圖4所示，形成有多個NAND串。一個NAND串具有：多個串聯(lián)連接的存儲胞元、連接于存儲胞元的其中一個端部的源極線側(cè)選擇晶體管、及連接于存儲胞元的另一個端部的位線側(cè)選擇晶體管。圖示例中，一個NAND串包含串聯(lián)連接的64個存儲胞元。即，一個塊包含64頁面×p位。典型的是，存儲胞元具有金屬氧化物半導(dǎo)體結(jié)構(gòu)，該MOS結(jié)構(gòu)包括：作為N型擴(kuò)散區(qū)域的源極/漏極，形成在P阱內(nèi)；穿隧氧化膜，形成在源極/漏極間的溝道上；浮動?xùn)艠O(電荷蓄積層)，形成在穿隧氧化膜上；以及控制柵極，經(jīng)由介電質(zhì)膜而形成在浮動?xùn)艠O上。當(dāng)在浮動?xùn)艠O中未蓄積電荷時，即寫入有數(shù)據(jù)“1”時，閾值處于負(fù)狀態(tài)，存儲胞元為常通(normallyon)。當(dāng)浮動?xùn)艠O中蓄積有電子時，即寫入有數(shù)據(jù)“0”時，閾值轉(zhuǎn)變(shift)為正，存儲胞元為常斷(normallyoff)。圖5是表示全局塊的概略結(jié)構(gòu)的平面圖。如上所述，一個存儲板110A(110B)包含沿列方向排列的8個全局塊G_BLK1～G_BLK8。一個全局塊除了沿列方向排列的128個塊以外，還包含第一開關(guān)電路部220與第二開關(guān)電路部230。第一開關(guān)電路部220配置在全局塊的上端側(cè)，第二開關(guān)電路部230配置在其下端側(cè)，在第一開關(guān)電路部220與第二開關(guān)電路部230之間配置128個塊。在多個全局塊G_BLK1～G_BLK8上方，形成有n位的全局位線GBL，全局位線GBL1～GBLn的各個由8個全局塊G_BLK1～G_BLK8共用，且經(jīng)由接觸部(contact)而電連接于各全局塊的第一開關(guān)電路部220及第二開關(guān)電路部230。其次，圖6表示第一開關(guān)電路部220及第二開關(guān)電路部230的詳細(xì)情況。該圖6中，作為一部分結(jié)構(gòu)，例示了第i個全局塊G_BLKi、在其上方延伸的第i根全局位線GBLi、及第i+1根全局位線GBLi+1。與全局位線GBLi相關(guān)的結(jié)構(gòu)和與全局位線GBLi+1相關(guān)的結(jié)構(gòu)相同，因此，以下對全局位線GBLi進(jìn)行說明。全局塊G_BLKi沿列方向包含128個塊，一個塊如圖4所示，包含64WL×p位的存儲胞元，對一根字線WL分配有偶數(shù)與奇數(shù)的2頁面，因此一個塊具有128頁面。各塊的各NAND串經(jīng)由沿列方向延伸的各局域位線LBL而耦合。一根局域位線LBL由128個塊共用。此處，在以偶數(shù)與奇數(shù)來區(qū)別局域位線的情況下，用LBL_e來表示偶數(shù)局域位線，用LBL_o來表示奇數(shù)局域位線。本例中，一根全局位線GBLi選擇性地連接于兩根偶數(shù)局域位線LBL_e與兩根奇數(shù)局域位線LBL_o，換言之，一根全局位線由四根局域位線共用。在各全局位線GBL上，連接有頁面緩沖器/讀出電路170。例如，當(dāng)全局位線 GBL為n根時，n個頁面緩沖器/讀出電路170連接于全局位線GBL。此處雖未圖示，但一個頁面緩沖器/讀出電路170具備與由一根全局位線GBL所共用的局域位線的數(shù)量(圖6的示例中為四根)對應(yīng)的鎖存電路，四個鎖存電路分別保持經(jīng)由四根局域位線LBL而從存儲胞元讀出的數(shù)據(jù)，或者分別保持要經(jīng)由四根局域位線LBL而對存儲胞元編程的數(shù)據(jù)。第一開關(guān)電路部220包含N溝道型的MOS晶體管Qe、MOS晶體管Qe1、MOS晶體管Qe2、MOS晶體管Qvo。晶體管Qe連接在全局位線GBLi與偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2之間，在該晶體管Qe的柵極連接有選擇線SEL_LBLe，晶體管Qe共同選擇偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2。晶體管Qe1串聯(lián)連接在局域位線LBL_e1與晶體管Qe之間，在該晶體管Qe1的柵極連接有選擇線SEL_e1，晶體管Qe1選擇偶數(shù)局域位線LBL_e1。晶體管Qe2串聯(lián)連接在局域位線LBL_e2與晶體管Qe之間，在該晶體管Qe2的柵極連接有選擇線SEL_e2。晶體管Qe2選擇偶數(shù)局域位線LBL_e2。晶體管Qvo連接在假想電源線VIR_o與奇數(shù)局域位線LBL_o1、奇數(shù)局域位線LBL_o2之間，在他們的柵極共同連接有選擇線SEL_VIRo。晶體管Qvo對奇數(shù)局域位線LBL_o1、奇數(shù)局域位線LBL_o2共同地供給與動作狀態(tài)相應(yīng)的偏電壓。第二開關(guān)電路部230包含N溝道型的MOS晶體管Qo、MOS晶體管Qo1、MOS晶體管Qo2、MOS晶體管Qve。晶體管Qo連接在全局位線GBLi與奇數(shù)局域位線LBL_o1、奇數(shù)局域位線LBL_o2之間，在該晶體管Qo的柵極連接有選擇線SEL_LBLo，晶體管Qo共同選擇奇數(shù)局域位線LBL_o1、奇數(shù)局域位線LBL_o2。晶體管Qo1串聯(lián)連接在局域位線LBL_o1與晶體管Qo之間，在該晶體管Qo1的柵極連接有選擇線SEL_o1，晶體管Qo1選擇奇數(shù)局域位線LBL_o1。晶體管Qo2串聯(lián)連接在局域位線LBL_o2與晶體管Qo之間，在該晶體管Qo2的柵極連接有選擇線SEL_o2。晶體管Qo2選擇奇數(shù)局域位線LBL_o2。晶體管Qvo連接在假想電源線VIR_e與偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2之間，在他們的柵極共同連接有選擇線SEL_VIRe。晶體管Qve對偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2共同供給與動作狀態(tài)相應(yīng)的偏電壓。圖7是全局塊的概略剖面圖。一個示例中，在P型的硅基板300內(nèi)形成 有N阱310，在N阱310內(nèi)形成有P阱320。進(jìn)而，在P型的硅基板300內(nèi)，形成有與P阱320分離的P阱322、P阱324。在P阱320內(nèi)，形成有一個全局塊G_BLKi的主要部分。在與P阱320分離的P阱322內(nèi)，形成有第一開關(guān)電路部220的晶體管Qe，在P阱324內(nèi)，形成有第二開關(guān)電路部230的晶體管Qo。在優(yōu)選形態(tài)中，形成在P阱320內(nèi)的各塊的存儲胞元、第一開關(guān)電路部220及第二開關(guān)電路部230的各晶體管能夠使用相同的制造過程來形成。因此，能夠與存儲胞元同樣地對第一開關(guān)電路部220及第二開關(guān)電路部230的晶體管進(jìn)行微細(xì)加工。另一方面，形成在P阱322、P阱324內(nèi)的晶體管Qe、晶體管Qo耦合于一根全局位線與四根局域位線之間，該晶體管Qe、晶體管Qv在擦除動作時全局塊的P阱320成為高電壓狀態(tài)時被阻斷，以免全局位線GBL成為高電壓。而且，P阱322、P阱324的雜質(zhì)濃度既可與P阱320的雜質(zhì)濃度相同，也可根據(jù)需要而與其不同。局域位線LBL連接于各塊的位線側(cè)選擇晶體管的漏極，該局域位線LBL例如包含第一層金屬線(M0)。而且，第一開關(guān)電路部220'與晶體管Qe之間的相互連接以及第二開關(guān)電路部230'與晶體管Qo之間的相互連接是與局域位線LBL同樣地，例如包含第一層金屬線L1、第一層金屬線L2。假想電源線VIR_o、假想電源線VIR_e例如包含第二層金屬線(M1)，全局位線GBLi例如包含第三層金屬線(M2)。尤其，構(gòu)成全局位線GBLi的金屬線理想的是電阻盡可能小，且理想的是減小鄰接的全局位線間的電容。圖8A表示用于選擇全局塊GBLi的行驅(qū)動電路200的結(jié)構(gòu)例。行驅(qū)動電路200包含8組與各全局塊的選擇線SEL_LBLe、選擇線SEL_LBLo連接的一對N型的全局塊選擇晶體管Q_GBe、全局塊選擇晶體管Q_GBo。對于各組全局塊選擇晶體管Q_GBe、全局塊選擇晶體管Q_GBo的柵極，從行解碼器160供給用于選擇全局塊的選擇線G_SEL1、選擇線G_SEL2、…選擇線G_SEL8。行解碼器160基于行地址信息Ax，將選擇線G_SEL1、選擇線G_SEL2、…選擇線G_SEL8中的任一條設(shè)為H電平(highlevel)(使全局塊選擇晶體管導(dǎo)通)，將除此以外的選擇線設(shè)為L電平(lowlevel)(使全局塊選擇晶體管非導(dǎo)通)，使所選擇的全局塊的選擇線SEL_LBLe、SEL_LBLo電性耦合于行驅(qū)動電路200的電壓供給部210。電壓供給部210對所選擇的全局塊的選擇線SEL_LBLe、選擇線SEL_LBLo供給與動作狀態(tài)相應(yīng)的電壓。圖8B表示用于選擇全局塊內(nèi)的塊的行驅(qū)動電路200的結(jié)構(gòu)例。行驅(qū)動電路200包含128組NAND門212、逆變器(inverter)214及電平轉(zhuǎn)換器(levelshifter)216。對于NAND門212，從行解碼器160輸入用于從行解碼器160選擇塊的7個解碼信號DEC1、解碼信號DEC2、…解碼信號DEC7，任一個NAND門212的輸出為L電平。NAND門212的輸出經(jīng)由逆變器214而將電平轉(zhuǎn)換器216使能，從而將塊選擇線SEL_B0、選擇線SEL_B1、選擇線SEL_B2、…選擇線SEL_B127中的任一個驅(qū)動為H電平。此處雖未圖示，但各塊包含N型的塊選擇晶體管，在各塊選擇晶體管的柵極連接有塊選擇線SEL_B0、選擇線SEL_B1、選擇線SEL_B2、…選擇線SEL_B127。而且，行驅(qū)動電路200對圖4所示的選擇柵極線SGS、選擇柵極線DSG、字線WL1～WL64、源極線SL、選擇線SEL_e1、選擇線SEL_e2、選擇線SEL_VIRe、選擇線VIR_e、選擇線SEL_o1、選擇線SEL_o2、選擇線SEL_LBLo、假想電源線VIR_o、假想電源線SEL_VIRo供給與動作狀態(tài)相應(yīng)的電壓。其次，對本實施例的快閃存儲器的動作進(jìn)行說明。表1表示擦除動作時的各部的偏壓條件。所選擇的全局塊中，對全局位線GBLi、選擇線SEL_LBLe、選擇線SEL_LBLo供給Vdd，除此以外的選擇線SEL_e1、選擇線SEL_e2、選擇線SEL_o1、選擇線SEL_o2、選擇線SEL_VIRe、選擇線SEL_VIRo、選擇線LBLe、選擇線LBLo設(shè)為浮動，對P阱施加擦除電壓20V。而且，非選擇的全局塊的選擇線SEL_LBLe、選擇線SEL_LBLo被供給L電平(或0V)，除此以外的選擇線為浮動。擦除動作時表1對所選擇的塊的所有字線WL施加0V，將選擇線DSG、選擇線SGS、源極線SL設(shè)為浮動，將非選擇的塊的所有字線WL、選擇線DSG、選擇線SGS、源極線SL設(shè)為浮動。如此，本實施例的快閃存儲器與以往快閃存儲器同樣，以塊為單位來統(tǒng)一擦除。其次，對讀出動作進(jìn)行說明。作為優(yōu)選形態(tài)，本實施例的快閃存儲器序列(sequential)地進(jìn)行所選擇的頁面的偶數(shù)頁面與奇數(shù)頁面的讀出。表2表示進(jìn)行偶數(shù)頁面的讀出時的各部的偏壓條件，圖9表示在偶數(shù)局域位線LBL_e1的存儲胞元中存儲有數(shù)據(jù)“1”、在偶數(shù)局域位線LBL_e2的存儲胞元中存儲有數(shù)據(jù)“0”時的偶數(shù)頁面的讀出的時序圖。讀出動作時偶數(shù)頁面讀出預(yù)充電期間串放電期間讀出期間GBLi1.0V1.0V由LBL/GBL共用電荷Qve導(dǎo)通斷開斷開Qvo導(dǎo)通導(dǎo)通斷開LBLe1.2V1.2V→放電放電→共用電荷LBLo0V0V0VQe1/Qe2斷開斷開使Qe1/Qe2依次導(dǎo)通Qo1/Qo2斷開斷開斷開Qe導(dǎo)通導(dǎo)通導(dǎo)通Qo斷開斷開斷開塊選擇Tr導(dǎo)通導(dǎo)通導(dǎo)通選擇WL通過電壓0V0V/Vcc非選擇WL通過電壓通過電壓通過電壓位線側(cè)Tr斷開導(dǎo)通斷開源極線側(cè)Tr斷開導(dǎo)通斷開SL0V0V0V表2讀出動作包含預(yù)充電期間與串的選擇放電期間、讀出期間。首先，在預(yù)充電期間的時刻t1，將用于選擇全局塊的全局塊選擇晶體管Q_GBe、全局塊選擇晶體管Q_GBo設(shè)為導(dǎo)通狀態(tài)(圖8A)，電壓供給部210經(jīng)由導(dǎo)通狀態(tài)的全局塊選擇晶體管Q_GBe來對選擇線SEL_LBLe供給H電平的電壓，并經(jīng)由全局塊選擇晶體管Q_GBo來對選擇線SEL_LBLo供給0V。由此，晶體管Qe導(dǎo)通，晶體管Qo斷開。而且，頁面緩沖器/讀出電路170對所有的全局位線GBL供給例如1.0V的預(yù)充電電壓。進(jìn)而，行驅(qū)動電路200對假想電源線VIR_e供給例如1.2V的預(yù)充電電壓，對假想電源線VIR_o供給0V。其次，在時刻t2，行驅(qū)動電路200在固定期間將選擇線SEL_VIRe、選擇線SEL_VIRo驅(qū)動為H電平。由此，晶體管Qve、晶體管Qvo導(dǎo)通，兩根偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2被預(yù)充電至1.2V，兩根奇數(shù)局域位線LBL_o1、奇數(shù)局域位線LBL_o2被設(shè)為0V。即，在進(jìn)行偶數(shù)頁面的讀出時，偶數(shù)頁面被已接地的奇數(shù)頁面所屏蔽，從而位線間的電容耦合引起的噪聲得以抑制。在時刻t3，將選擇線SEL_VIRe、選擇線SEL_VIRo驅(qū)動為L電平，偶數(shù)局域位線LBLe及奇數(shù)局域位線LBLo從假想電源線VIR_e、假想電源線VIR_o分離，預(yù)充電期間結(jié)束。其次，在時刻t4～t6，開始串的選擇性放電。在時刻t4，將選擇線DSG驅(qū)動為Vcc，位線側(cè)選擇晶體管導(dǎo)通。對于選擇字線WL及非選擇字線WL， 供給數(shù)據(jù)“0”的存儲胞元能夠?qū)ǖ碾妷杭赐ㄟ^電壓Vpass，對源極線SL供給0V。由此，構(gòu)成所選擇的塊的串的存儲胞元通過來自偶數(shù)局域位線LBLe的電荷而受到充電。其次，在時刻t5，將選擇字線WL驅(qū)動為0V。其次，在時刻t6，將選擇線SGS由0V驅(qū)動為Vcc，源極線側(cè)選擇晶體管導(dǎo)通。由此，根據(jù)存儲胞元的數(shù)據(jù)的存儲狀態(tài)，串及偶數(shù)局域位線LBLe的電荷被放電至源極線SL。由于在連接于局域位線LBL_e1的選擇存儲胞元中存儲有數(shù)據(jù)“1”，因此選擇存儲胞元導(dǎo)通、局域位線LBL_e1被放電至GND電平。另一方面，由于在連接于局域位線LBL_e2的選擇存儲胞元中存儲有數(shù)據(jù)“0”，因此選擇存儲胞元斷開，局域位線LBL_e2保持預(yù)充電電壓。如此，在串的放電期間內(nèi)，在偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2中保持與存儲胞元的存儲狀態(tài)相應(yīng)的電荷。其次，在時刻t7～t10進(jìn)行讀出。在時刻t7～時刻t8，將選擇線SEL_e1驅(qū)動為H電平。在此期間，晶體管Qe1導(dǎo)通，偶數(shù)局域位線LBL_e1連接于全局位線GBL。由于偶數(shù)局域位線LBL_e1為0V，因此全局位線GBL的電位也被放電至0V。頁面緩沖器/讀出電路170檢測全局位線GBL的電位或電流，并將其結(jié)果保持于鎖存電路中。在時刻t7～t8的期間，當(dāng)偶數(shù)局域位線LBL_e1的讀出結(jié)束時，頁面緩沖器/讀出電路170在時刻t8～t9的期間內(nèi)再次對全局位線GBL進(jìn)行預(yù)充電。其次，在時刻t9～t10，將選擇線SEL_e2驅(qū)動為H電平。在此期間，晶體管Qe2導(dǎo)通，偶數(shù)局域位線LBL_e2連接于全局位線GBL。由于偶數(shù)局域位線LBL_e2仍保持預(yù)充電電壓，因此全局位線GBL的電位也幾乎不發(fā)生變化。頁面緩沖器/讀出電路170檢測全局位線GBL的電位或電流，并將其結(jié)果保持于鎖存電路中。如此，當(dāng)兩根偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2的選擇存儲胞元的讀出結(jié)束時，其次進(jìn)行兩根奇數(shù)局域位線的讀出。圖10表示在連接于奇數(shù)局域位線LBL_o1的存儲胞元中存儲有數(shù)據(jù)“0”、在連接于奇數(shù)局域位線LBL_o2的存儲胞元中存儲有數(shù)據(jù)“1”時的奇數(shù)頁面的讀出動作的時序圖。在偶數(shù)局域位線LBLe的讀出時同樣地進(jìn)行這些動作。其次，對編程動作進(jìn)行說明。作為優(yōu)選形態(tài)，本實施例的快閃存儲器序列地進(jìn)行所選擇的頁面的偶 數(shù)頁面與奇數(shù)頁面的編程。表3表示進(jìn)行偶數(shù)頁面的編程時的各部的偏壓條件，圖11表示在偶數(shù)局域位線LBL_e1的存儲胞元中存儲有數(shù)據(jù)“0”、在偶數(shù)局域位線LBL_e2的存儲胞元中存儲有數(shù)據(jù)“1”時的偶數(shù)頁面的編程的時序圖。編程動作時偶數(shù)頁面編程預(yù)充電期間串放電期間編程期間GBL0V2.6V/0V2.4VQve導(dǎo)通斷開斷開Qvo導(dǎo)通導(dǎo)通導(dǎo)通LBL_e2.4V2.4V/0V2.4V/0VLBL_o2.4V2.4V2.4VQe1/Qe2斷開使Qe1/Qe2依次導(dǎo)通斷開Qo1/Qo2斷開斷開斷開Qe導(dǎo)通導(dǎo)通導(dǎo)通Qo斷開斷開斷開塊選擇Tr導(dǎo)通導(dǎo)通導(dǎo)通選擇WL通過電壓通過電壓15～20V非選擇WL通過電壓通過電壓通過電壓位線側(cè)Tr導(dǎo)通導(dǎo)通導(dǎo)通源極線側(cè)Tr斷開斷開斷開SLVccVccVccP阱0V0V0V表3編程動作包含預(yù)充電期間與串的選擇放電期間、編程期間。首先，在預(yù)充電期間的時刻t1，將用于選擇全局塊的全局塊選擇晶體管Q_GBe、全局塊選擇晶體管Q_GBo設(shè)為導(dǎo)通狀態(tài)(圖8A)，電壓供給部210經(jīng)由導(dǎo)通狀態(tài)的全局塊選擇晶體管Q_GBe來對選擇線SEL_LBLe供給H電平的電壓，并經(jīng)由全局塊選擇晶體管Q_GBo來對選擇線SEL_LBLo供給0V。由此，晶體管Qe導(dǎo)通，晶體管Qo斷開。頁面緩沖器/讀出電路170對所有的全局位線GBL供給0V。進(jìn)而，行驅(qū)動電路200對假想電源線VIR_e、假想電源線VIRo供給例如2.4V的預(yù)充電電壓。而且，將選擇線DSG驅(qū)動為Vcc，將位線側(cè)晶體管導(dǎo)通、選擇線SGS驅(qū)動為0V，源極線側(cè)晶體管斷開。選擇字線WL及非選擇字線WL被驅(qū)動為通過電壓Vpass。而且，源極線SL被供給Vcc。其次，在時刻t2，行驅(qū)動電路200將選擇線SEL_VIRe、選擇線SEL_VIRo驅(qū)動為H電平。由此，晶體管Qve一齊導(dǎo)通，兩根偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2被預(yù)充電至2.4V，而且，晶體管Qvo導(dǎo)通，兩根奇數(shù)局域位線LBL_o1、奇數(shù)局域位線LBL_o2也被預(yù)充電至2.4V。即，在進(jìn)行偶數(shù)頁面的編程時，偶數(shù)頁面由被預(yù)充電至同電位的奇數(shù)頁面所屏蔽，位線 間的電容耦合引起的噪聲得以抑制。在時刻t3，將選擇線SEL_VIRe驅(qū)動為L電平，偶數(shù)局域位線LBLe從假想電源線VIR_e分離，預(yù)充電期間結(jié)束。另外，奇數(shù)局域位線LBLo維持與假想電源線VIR_o連接的狀態(tài)。其次，在時刻t4～t8，開始串的選擇性放電。頁面緩沖器/讀出電路170保持編程數(shù)據(jù)，且連接于一根全局位線GBL的一個頁面緩沖器/讀出電路170保持4位量的編程數(shù)據(jù)。在時刻t4，頁面緩沖器/讀出電路170對全局位線GBL設(shè)定與最初的位的編程數(shù)據(jù)相應(yīng)的電壓。由于連接于偶數(shù)局域位線LBL_e1的存儲胞元為數(shù)據(jù)“0”，即進(jìn)行了編程，因此頁面緩沖器/讀出電路170對全局位線GBL設(shè)置(set)0V。其次，在時刻t4～t5的期間，將選擇線SEL_e1驅(qū)動為H電平。由此，晶體管Qe1導(dǎo)通，偶數(shù)局域位線LBL_e1連接于全局位線GBL，偶數(shù)局域位線LBL_e1被放電至0V。其次，在時刻t6，頁面緩沖器/讀出電路170對全局位線GBL設(shè)定與下個位的編程數(shù)據(jù)相應(yīng)的電壓。由于對連接于偶數(shù)局域位線LBL_e2的存儲胞元編程了編程數(shù)據(jù)“1”，即禁止編程，因此全局位線GBL被設(shè)置2.4V以禁止寫入。在時刻t7～時刻t8，將選擇線SEL_e2驅(qū)動為H電平。由此，晶體管Qe2導(dǎo)通，偶數(shù)局域位線LBL_e2連接于全局位線GBL，但偶數(shù)局域位線LBL_e1仍保持大致2.4V。如此，在偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2中保持編程數(shù)據(jù)。其次，在時刻t9～時刻t10，執(zhí)行編程。即，對于選擇字線，施加約15V～20V的編程電壓。由此，在連接于偶數(shù)局域位線LBL_e1的選擇存儲胞元中編程數(shù)據(jù)“0”，在連接于偶數(shù)局域位線LBL_e2的選擇存儲胞元中保持?jǐn)?shù)據(jù)“1”。如此，當(dāng)對兩根偶數(shù)局域位線LBL_e1、偶數(shù)局域位線LBL_e2的選擇存儲胞元的編程結(jié)束時，其次進(jìn)行對兩根奇數(shù)局域位線LBL_o1、奇數(shù)局域位線LBL_o2的編程。圖12表示在連接于奇數(shù)局域位線LBL_o1的存儲胞元中編程數(shù)據(jù)“1”、在連接于奇數(shù)局域位線LBL_o2的存儲胞元中編程數(shù)據(jù)“0”時的奇數(shù)頁面的編程動作的時序圖。在進(jìn)行串的選擇放電時，頁面緩沖器/讀出電路170對全局位線GBL設(shè)定與第三位的編程數(shù)據(jù)及第4位的編程數(shù)據(jù)相應(yīng)的電壓。在偶數(shù)局域位線LBLe的編程時同樣進(jìn)行其他的編程動作。如此，根據(jù)本實施例，只要將一根全局位線與多根局域位線予以分離，在讀出/編程動作時，進(jìn)行所選擇的全局塊內(nèi)的局域位線的充放電即可，因此能夠?qū)崿F(xiàn)功耗的降低。進(jìn)而，在所選擇的全局塊內(nèi)的局域位線中暫時保持與數(shù)據(jù)相應(yīng)的電荷，將該局域位線分時地連接于全局位線，由此能夠?qū)崿F(xiàn)讀出動作及編程動作的高速化。進(jìn)而，在存儲板內(nèi)形成有多個全局塊，在各全局塊內(nèi)形成有多個塊，因此能夠?qū)崿F(xiàn)存儲器陣列的高集成化。所述實施例中，表示了兩根偶數(shù)局域位線與兩根奇數(shù)局域位線共同連接于一根全局位線GBL的結(jié)構(gòu)，但本發(fā)明并不限定于此種結(jié)構(gòu)。例如，能夠?qū)根以上(m為3以上的自然數(shù))的偶數(shù)局域位線及奇數(shù)局域位線共同連接于一根全局位線GBL。例如，若將四根偶數(shù)局域位線及四根奇數(shù)局域位線連接于一根全局位線，則一根局域位線由八根局域位線所共用。共用的局域位線的數(shù)量的增加意味著由這些局域位線所保持的電荷(數(shù)據(jù))的數(shù)量的增加，通過將多根局域位線高速且分時地連接于全局位線，從而能夠進(jìn)一步實現(xiàn)讀出動作及編程動作的高速化。所述實施例中，表示了將多根偶數(shù)局域位線與多根奇數(shù)局域位線共同連接于一根全局位線的示例，但本發(fā)明并不限定于此種結(jié)構(gòu)。在未分成偶數(shù)位線或奇數(shù)位線來進(jìn)行讀出或編程的情況下，也可將不論偶數(shù)或奇數(shù)的單純的多個局域位共同連接于一根全局位線，使一根全局位線由多根局域位線所共用。如上所述，對本發(fā)明的優(yōu)選實施方式進(jìn)行了詳述，但本發(fā)明并不限定于特定的實施方式，在權(quán)利要求書所記載的本發(fā)明的主旨的范圍內(nèi)，能夠進(jìn)行各種變形、變更。當(dāng)前第1頁1 2 3