一種半導(dǎo)體器件及其制作方法和電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，尤其涉及一種半導(dǎo)體器件及其制作方法和電子裝置。
【背景技術(shù)】
[0002]存儲(chǔ)器用于存儲(chǔ)大量數(shù)字信息，最近的調(diào)查顯示，在世界范圍內(nèi)，存儲(chǔ)器芯片大約占了半導(dǎo)體交易的30%，多年來(lái)，工藝技術(shù)的進(jìn)步和市場(chǎng)需求催生越來(lái)越多高密度的各種類型存儲(chǔ)器。
[0003]隨機(jī)存儲(chǔ)器，例如DRAM與SRAM (靜態(tài)隨機(jī)存儲(chǔ)器)在使用過(guò)程中存在掉電后存儲(chǔ)數(shù)據(jù)丟失的問(wèn)題。為了克服這個(gè)問(wèn)題，人們已經(jīng)設(shè)計(jì)并開(kāi)發(fā)了多種非易失性存儲(chǔ)器。最近，基于浮柵概念的閃存，由于其具有小的單元尺寸和良好的工作性能已成為最通用的非易失性存儲(chǔ)器。
[0004]閃存存儲(chǔ)器即FLASH，其成為非易失性半導(dǎo)體存儲(chǔ)技術(shù)的主流，在各種各樣的FLASH器件中，嵌入式閃存是片上系統(tǒng)(S0C)的一種，在一片集成電路內(nèi)同時(shí)集成邏輯電路模塊和閃存電路模塊，在智能卡、微控制器等產(chǎn)品中有廣泛的用途。在嵌入邏輯電路的閃存存儲(chǔ)器技術(shù)逐漸成熟、存儲(chǔ)速度不斷加快、成本逐漸下降的發(fā)展過(guò)程中，人們開(kāi)始對(duì)其制作方法提出了新的要求。
[0005]嵌入式閃存存儲(chǔ)器面臨著平衡閃存電路模塊和邏輯電路模塊不同要求的挑戰(zhàn)。較高的耦合率有利于嵌入式閃存存儲(chǔ)器具有良好的性能，耦合率隨著0N0介電層(隧穿氧化物層)長(zhǎng)度比例的增加而變化。在固定的傾斜關(guān)鍵尺寸的條件下，在形成淺溝槽隔離結(jié)構(gòu)氧化物和浮置柵極時(shí)要求沒(méi)有空洞的形成，而關(guān)鍵尺寸和填充的縱橫比決定淺溝槽隔離結(jié)構(gòu)氧化物和浮置柵極中空洞的形成。較大的有源區(qū)的鍵尺寸將引起淺溝槽隔離結(jié)構(gòu)沉積時(shí)空洞的形成。通常采用自對(duì)準(zhǔn)方法形成浮置柵極代替在有源區(qū)上形成氮化硅層，較小的有源區(qū)關(guān)鍵尺寸將引起浮置柵極填充時(shí)空洞的形成。
[0006]因此，需要一種新的制作嵌入式閃存存儲(chǔ)器的方法，以解決現(xiàn)有技術(shù)中的問(wèn)題。

【發(fā)明內(nèi)容】

[0007]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡(jiǎn)化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0008]為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，本發(fā)明實(shí)施例一提出一種半導(dǎo)體器件的制作方法，包括:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上依次形成有第一硬掩膜層、第二硬掩膜層、犧牲層和第三硬掩膜層；依次刻蝕所述第三硬掩膜層、所述犧牲層、所述第二硬掩膜層、所述第一硬掩膜層和所述半導(dǎo)體襯底，以形成淺溝槽；在所述淺溝槽中填充隔離材料層，通過(guò)平坦化工藝使得所述隔離材料層的表面與所述犧牲層的表面齊平；回刻蝕去除所述犧牲層，以使所述隔離材料層的頂部回刻蝕為橢圓形或者子彈頭形；去除所述第二硬掩膜層，以使所述隔離材料層的中部和底部垂直；去除所述第一硬掩膜層以露出所述半導(dǎo)體襯底；在露出的所述半導(dǎo)體襯底上形成隧穿氧化物層；在所述半導(dǎo)體襯底上形成浮柵材料層，所述浮柵材料層覆蓋所述隔離材料層和所述隧穿氧化物層；執(zhí)行平坦化工藝，以形成浮置柵極。
[0009]示例性地，所述第一硬掩膜層的材料為氧化物，所述第二硬掩膜層的材料為氮化物，所述第二硬掩膜層的厚度為200埃至1000埃。
[0010]示例性地，所述犧牲層的材料為多晶硅，所述第三硬掩膜層的材料為氧化硅。
[0011]示例性地，所述浮置柵極的厚度為200埃至1000埃。
[0012]示例性地，還包括在去除所述第二硬掩膜層之后執(zhí)行注入工藝的步驟。
[0013]示例性地，還包括在執(zhí)行平坦化工藝之前執(zhí)行注入工藝的步驟。
[0014]示例性地，所述浮置柵極的結(jié)構(gòu)為碗狀。
[0015]示例性地，所述浮置柵極頂部的關(guān)鍵尺寸大于有源區(qū)頂部的關(guān)鍵尺寸。
[0016]示例性地，在刻蝕形成所述淺溝槽之后所述第二硬掩膜層、所述犧牲層和所述第三硬掩膜層的側(cè)墻傾斜角度為84°至88°。
[0017]示例性地，所述第二硬掩膜層的厚度等于所述浮置柵極的厚度。
[0018]示例性地，在所述半導(dǎo)體襯底上形成所述浮柵材料層之前所述隔離材料層的形狀為上部分為橢圓弧形，下半部分為垂直。
[0019]本發(fā)明實(shí)施例二提出了一種半導(dǎo)體器件，所述半導(dǎo)體器件包括碗狀結(jié)構(gòu)浮置柵極。
[0020]示例性地，所述浮置柵極頂部的關(guān)鍵尺寸大于有源區(qū)頂部的關(guān)鍵尺寸。
[0021]示例性地，所述浮置柵極的厚度為200埃至1000埃。
[0022]示例性地，所述浮置柵極延伸至有源區(qū)。
[0023]本發(fā)明實(shí)施例三提出一種電子裝置，其包括如上所述的半導(dǎo)體器件。
[0024]綜上所述，根據(jù)本發(fā)明的制作方法提供了良好的工藝窗口用于淺溝槽隔離結(jié)構(gòu)氧化物層和浮置柵極多晶硅的形成；良好地控制了浮置柵極的輪廓；浮置柵極的物理輪廓有利于提聞器件f禹合率。
【附圖說(shuō)明】
[0025]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。在附圖中，
[0026]圖1A-1G為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作嵌入式閃存器件結(jié)構(gòu)的相關(guān)步驟所獲得的器件的結(jié)構(gòu)示意圖；
[0027]圖2為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作嵌入式閃存器件結(jié)構(gòu)的工藝流程圖。
【具體實(shí)施方式】
[0028]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0029]為了徹底了解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便說(shuō)明本發(fā)明是如何解決現(xiàn)有技術(shù)中的問(wèn)題。顯然本發(fā)明的較佳實(shí)施例詳細(xì)的描述如下，然而去除這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0030]應(yīng)予以注意的是，這里所使用的術(shù)語(yǔ)僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說(shuō)明書(shū)中使用術(shù)語(yǔ)“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0031]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來(lái)實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施例。應(yīng)當(dāng)理解的是，提供這些實(shí)施例是為了使得本發(fā)明的公開(kāi)徹底且完整，并且將這些示例性實(shí)施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見(jiàn)，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對(duì)它們的描述。
[0032]實(shí)施例一
[0033]下面將結(jié)合圖1A-1G對(duì)本發(fā)明所述嵌入式閃存存儲(chǔ)器的制造方法進(jìn)行詳細(xì)描述，圖1A-1G為根據(jù)本發(fā)明的一個(gè)實(shí)施例制作嵌入式閃存的過(guò)程中存儲(chǔ)器的結(jié)構(gòu)截面圖。
[0034]如圖1A所示，提供半導(dǎo)體襯底100，在所述半導(dǎo)體的襯底100中形成有阱。
[0035]所述半導(dǎo)體襯底可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實(shí)施例中，半導(dǎo)體襯底的構(gòu)成材料選用單晶硅。
[0036]所述半導(dǎo)體襯底100包括三個(gè)區(qū)域，分別為:用于形成邏輯電路柵極結(jié)構(gòu)的第一區(qū)域，即邏輯電路區(qū)域；用以形成高壓晶體管柵極結(jié)構(gòu)的第二區(qū)域，即高壓電路區(qū)域；用以形成選擇晶體管的柵極結(jié)構(gòu)以及存儲(chǔ)單元柵極結(jié)構(gòu)的第三區(qū)域，即閃存單元區(qū)域。需要說(shuō)明的是，邏輯電路區(qū)域和高壓電路區(qū)域在真實(shí)布局里都是位于外圍電路區(qū)。
[0037]在本發(fā)明的一實(shí)例中，在半導(dǎo)體襯底中定義了存儲(chǔ)單元區(qū)域、周邊邏輯電路區(qū)域。在本發(fā)明中只對(duì)存儲(chǔ)單元區(qū)域進(jìn)行說(shuō)明，其他區(qū)域在此就不詳細(xì)描述。如圖1A所示為具有存儲(chǔ)單元區(qū)域的半導(dǎo)體襯底100。半導(dǎo)體襯底100具有有源區(qū)。
[0038]在半導(dǎo)體襯底100上形成硬掩膜層，所述硬掩膜層包括依次層疊的墊氧化物層101和氮化物層102，具體的，在墊氧化物層101上形成氮化