相關(guān)申請的交叉引用

本申請要求于2016年1月29日提交到美國專利和商標(biāo)局的第62/288,750號美國臨時專利申請以及于2016年5月13日提交到韓國知識產(chǎn)權(quán)局的第10-2016-0058860號韓國專利申請的優(yōu)先權(quán)，通過引用，將其公開的全部內(nèi)容合并于此。

背景技術(shù)：

1.技術(shù)領(lǐng)域

與示例性實施例一致的裝置涉及一種半導(dǎo)體器件，并且更具體地涉及選擇性地作為絕緣電路或驅(qū)動電路而進行操作的半導(dǎo)體器件的布局。

2.相關(guān)技術(shù)說明

半導(dǎo)體器件的大小隨著半導(dǎo)體器件高度集成以及其存儲容量增大而逐漸縮小。相應(yīng)地，半導(dǎo)體制造工藝的分辨度日益增加。然而，半導(dǎo)體制作工藝的增加的分辨度引起半導(dǎo)體器件的柵電極之間的距離減小。在這種情況下，非預(yù)期短路或產(chǎn)品缺陷也增加。為此，電絕緣問題也開始顯露。

通常，通過如淺溝槽隔離(sti)工藝等單獨工藝生產(chǎn)的絕緣膜可以用于半導(dǎo)體器件絕緣?？商娲?，增大柵電極之間的距離或插入偽柵極的方法可以用于半導(dǎo)體器件的絕緣。然而，因為半導(dǎo)體器件的芯片大小增大并且執(zhí)行附加/額外工藝，所以這種方法的效率很低。

技術(shù)實現(xiàn)要素：

根據(jù)示例性實施例，一種片上系統(tǒng)包括：第一半導(dǎo)體器件，所述第一半導(dǎo)體器件包括第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管分別包括第一柵電極和第二柵電極，所述第一半導(dǎo)體器件布置在有源區(qū)域上，所述有源區(qū)域布置在基底上，所述有源區(qū)域在第一方向上延伸，并且所述第一柵電極和所述第二柵電極在不同于所述第一方向的第二方向上延伸并且沿著所述第一方向布置。所述片上系統(tǒng)進一步包括第二半導(dǎo)體器件，所述第二半導(dǎo)體器件包括第三晶體管和第四晶體管，所述第三晶體管和所述第四晶體管分別包括第三柵電極和第四柵電極，所述第二半導(dǎo)體器件布置在所述有源區(qū)域上，并且所述第三柵電極和所述第四柵電極在所述第二方向上延伸并且沿著所述第一方向布置。所述第二晶體管被配置成響應(yīng)于接通所述第一晶體管、所述第三晶體管和所述第四晶體管而斷開，以便使所述第一晶體管與鄰近所述第一晶體管的器件電絕緣。

根據(jù)示例性實施例，一種半導(dǎo)體器件包括：有源區(qū)域，所述有源區(qū)域布置在基底上并且在第一方向上延伸；以及第一晶體管，所述第一晶體管包括布置在所述有源區(qū)域上的第一柵電極和第一源極和漏極區(qū)域，所述第一源極和漏極區(qū)域布置在所述第一柵電極的相對側(cè)處。所述半導(dǎo)體器件進一步包括第二晶體管，所述第二晶體管包括布置在所述有源區(qū)域上的第二柵電極和第二源極和漏極區(qū)域，所述第二源極和漏極區(qū)域布置在所述第二柵電極的相對側(cè)處；以及第三晶體管，所述第三晶體管包括布置在所述有源區(qū)域上的第三柵電極和第三源極和漏極區(qū)域，所述第三源極和漏極區(qū)域布置在所述第三柵電極的相對側(cè)處，并且所述第一柵電極、所述第二柵電極和所述第三柵電極在不同于所述第一方向的第二方向上延伸并且沿著所述第一方向布置。所述第二晶體管被配置成基于所述半導(dǎo)體器件的操作模式而接通和斷開。

根據(jù)示例性實施例，一種半導(dǎo)體器件包括第一有源區(qū)域和第二有源區(qū)域，所述第一有源區(qū)域和所述第二有源區(qū)域在第一方向上延伸并且沿著不同于所述第一方向的第二方向布置在基底上；以及第一晶體管，所述第一晶體管包括第一柵電極和第一源極和漏極區(qū)域，所述第一柵電極布置在所述第一有源區(qū)域和所述第二有源區(qū)域上并且在所述第二方向上延伸，并且所述第一源極和漏極區(qū)域布置在所述第一有源區(qū)域上并且布置在所述第一柵電極的相對側(cè)處。所述半導(dǎo)體器件進一步包括第二晶體管，所述第二晶體管包括第二柵電極和第二源極和漏極區(qū)域，所述第二柵電極布置在所述第一有源區(qū)域上并且在所述第二方向上延伸，并且所述第二源極和漏極區(qū)域布置在所述第一有源區(qū)域上并且布置在所述第二柵電極的相對側(cè)處；以及第三晶體管，所述第三晶體管包括所述第一柵電極和第三源極和漏極區(qū)域，所述第三源極和漏極區(qū)域布置在所述第二有源區(qū)域上并且布置在所述第一柵電極的相對側(cè)處。所述半導(dǎo)體器件進一步包括第四晶體管，所述第四晶體管包括第三柵電極和第四源極和漏極區(qū)域，所述第三柵電極布置在所述第二有源區(qū)域上并在所述第二方向上延伸，并且所述第四源極和漏極區(qū)域布置在所述第二有源區(qū)域上并且布置在所述第三柵電極的相對側(cè)處。所述第一源極和漏極區(qū)域和所述第二源極和漏極區(qū)域當(dāng)中由所述第一晶體管和所述第二晶體管共享的源極或漏極區(qū)域被連接至所述第三源極和漏極區(qū)域和所述第四源極和漏極區(qū)域當(dāng)中由所述第三晶體管和所述第四晶體管共享的源極或漏極區(qū)域，并且所述第二晶體管和所述第四晶體管被配置成接通和斷開。

根據(jù)示例性實施例，一種半導(dǎo)體器件包括第一有源區(qū)域和第二有源區(qū)域，所述第一有源區(qū)域和所述第二有源區(qū)域在第一方向上延伸并且沿著不同于所述第一方向的第二方向布置在基底上；以及第一晶體管，所述第一晶體管包括第一柵電極和第一源極和漏極區(qū)域，所述第一柵電極布置在所述第一有源區(qū)域和所述第二有源區(qū)域上并且在所述第二方向上延伸，并且所述第一源極和漏極區(qū)域布置在所述第一有源區(qū)域上并且布置在所述第一柵電極的相對側(cè)處。所述半導(dǎo)體器件進一步包括第二晶體管，所述第二晶體管包括第二柵電極和第二源極和漏極區(qū)域，所述第二柵電極布置在所述第一有源區(qū)域和所述第二有源區(qū)域上并且在所述第二方向上延伸，并且所述第二源極和漏極區(qū)域布置在所述第一有源區(qū)域上并且布置在所述第二柵電極的相對側(cè)處；以及第三晶體管，所述第三晶體管包括所述第一柵電極和第三源極和漏極區(qū)域，所述第三源極和漏極區(qū)域布置在所述第二有源區(qū)域上并且布置在所述第一柵電極的相對側(cè)處。所述半導(dǎo)體器件進一步包括第四晶體管，所述第四晶體管包括所述第二柵電極和第四源極和漏極區(qū)域，所述第四源極和漏極區(qū)域布置在所述第二有源區(qū)域上并且布置在所述第二柵電極的相對側(cè)處。所述第一源極和漏極區(qū)域和所述第二源極和漏極區(qū)域當(dāng)中由所述第一晶體管和所述第二晶體管共享的源極或漏極區(qū)域被連接至所述第三源極和漏極區(qū)域和所述第四源極和漏極區(qū)域當(dāng)中由所述第三晶體管和所述第四晶體管共享的源極或漏極區(qū)域。

附圖說明

圖1是平面圖，展示了根據(jù)示例性實施例的半導(dǎo)體器件的布局。

圖2是根據(jù)示例性實施例的在第一操作模式下的半導(dǎo)體器件的電路圖。

圖3是根據(jù)示例性實施例的在第二操作模式下的半導(dǎo)體器件的電路圖。

圖4是展示了根據(jù)示例性實施例的片上系統(tǒng)(soc)的框圖。

圖5是展示了圖4中所展示的第一和第二靜態(tài)隨機存取存儲器(sram)之一的框圖。

圖6是展示了在圖4中所展示的對第一sram的讀操作期間的信號的波形的視圖。

圖7是展示了在圖4中所展示的對第一sram的讀操作期間的信號的波形的視圖。

圖8是圖5的延遲鏈電路的詳細電路圖。

圖9是展示了圖8中所展示的延遲鏈電路的布局的一部分的平面圖。

圖10是圖5的延遲鏈電路的詳細電路圖。

圖11是展示了圖10中所展示的延遲鏈電路的布局的一部分的平面圖。

圖12是圖5的延遲鏈電路的詳細電路圖。

圖13是圖12中所展示的在第一操作模式下的延遲鏈電路的電路圖。

圖14是圖12中所展示的在第二操作模式下的延遲鏈電路的電路圖。

圖15是展示了圖12中所展示的延遲鏈電路的布局的一部分的平面圖。

圖16是圖5中所展示的輸入/輸出電路的詳細電路圖。

圖17是展示了圖16中所展示的驅(qū)動電路的布局的一部分的平面圖。

圖18是圖5中所展示的輸入/輸出電路的詳細電路圖。

圖19是展示了圖18中所展示的驅(qū)動電路的布局的一部分的平面圖。

圖20是圖5的輸入/輸出電路的詳細電路圖。

圖21是展示了圖20中所展示的驅(qū)動電路的布局的一部分的平面圖。

具體實施方式

圖1是展示了根據(jù)示例性實施例的半導(dǎo)體器件的布局的平面圖。圖2是根據(jù)示例性實施例的在第一操作模式下的半導(dǎo)體器件的電路圖。圖3是根據(jù)示例性實施例的在第二操作模式下的半導(dǎo)體器件的電路圖。

參照圖1，可以在基底sub上形成有源區(qū)域ar。有源區(qū)域ar可以包括構(gòu)成晶體管的源極和漏極區(qū)域以及溝道區(qū)域。例如，基底sub可以是硅基底、鍺基底或絕緣體上硅(soi)基底。

可以在有源區(qū)域ar上形成第一至第三晶體管tr1至tr3。例如，可以將有源區(qū)域ar形成為在第一方向d1上延伸。例如，第一至第三晶體管tr1至tr3中的每一個晶體管可以是pmos或nmos場效應(yīng)晶體管(fet)。在圖1中，為了描述方便，假設(shè)有源區(qū)域ar為nmos區(qū)域，并且第一至第三晶體管tr1至tr3中的每一個晶體管為nmosfet。

第一至第三晶體管tr1至tr3可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1至g3，并且第一至第三晶體管tr1至tr3中的每一個晶體管可以包括在有源區(qū)域ar上形成的且安排在柵電極中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖1中所展示的，第一至第三晶體管tr1至tr3可以彼此串聯(lián)連接。也就是說，第一和第二晶體管tr1和tr2可以共享源極或漏極區(qū)域，并且第二和第三晶體管tr2和tr3可以共享源極或漏極區(qū)域。

可以向第一柵電極g1提供第一輸入電壓in1?？梢赃x擇性地向第二柵電極g2提供第一輸入電壓in1或接地電壓vss。例如，可以通過第一導(dǎo)線m1來提供第一輸入電壓in1或接地電壓vss。此外，可以向第三柵電極g3施加第二輸入電壓in2。例如，第一和第二輸入電壓in1和in2可以是用于接通第一和第三晶體管tr1和tr3中的每一個晶體管的電壓。例如，接地電壓vss可以是不足以接通第二晶體管tr2的電壓。盡管解釋的是使用接地電壓vss，但是可以使用除了接地電壓vss以外的不足以接通第二晶體管tr2的某個電壓。

如在圖1和圖2中所展示的，可以向第一晶體管tr1的源極或漏極區(qū)域施加接地電壓vss，并且可以向第二和第三晶體管tr2和tr3共享的源極或漏極區(qū)域施加接地電壓vss。為了施加接地電壓vss，第二導(dǎo)線m2可以被安排成如圖1中所展示的方式。然而，用于提供接地電壓vss的導(dǎo)線可以不限于此。

可以通過第三導(dǎo)線m3來輸出來自第一和第二晶體管tr1和tr2共享的源極或漏極區(qū)域的輸出out1。此外，可以通過第四導(dǎo)線m4來輸出來自第三晶體管tr3的另一個源極或漏極區(qū)域的輸出out2。

因為第二晶體管tr2根據(jù)輸入到第二柵電極g2的電壓(或信號)而選擇性地接通或斷開，所以第二晶體管tr2的功能可能改變。例如，通過向第二柵電極g2施加接地電壓vss而斷開第二晶體管tr2時，第二晶體管tr2可以充當(dāng)隔離器，在其中，第一和第三晶體管tr1和tr3彼此電絕緣。相反，通過向第二柵電極g2施加第一輸入電壓in1而接通第二晶體管tr2時，第二晶體管tr2可以充當(dāng)用于提高半導(dǎo)體器件的驅(qū)動力的驅(qū)動器。

例如，圖2和圖3中所展示的多路復(fù)用器mux可以選擇性地用于作為絕緣體和驅(qū)動器之一而工作。參照圖1和圖2，在第一操作模式期間，多路復(fù)用器mux可以選擇接地電壓vss作為向第二柵電極g2施加的電壓。因此，因為斷開了第二晶體管tr2，所以第二晶體管tr2可以充當(dāng)用于使第一和第二晶體管tr1和tr2彼此電絕緣的隔離器。例如，多路復(fù)用器mux可由單獨的控制信號控制。

此外，參照圖1和圖3，在第二操作模式期間，多路復(fù)用器mux可以選擇第一輸入電壓in1(例如，電源電壓)作為向第二柵電極g2施加的電壓。因此，接通了第二晶體管tr2，并且由此第二晶體管tr2可以充當(dāng)用于提高半導(dǎo)體器件的驅(qū)動力的驅(qū)動器。在圖1、圖2和圖3的示例性實施例中，通過多路復(fù)用器mux來選擇性地執(zhí)行第一操作模式和第二操作模式。然而，根據(jù)示例性實施例，在半導(dǎo)體器件中，可以同時實施用于執(zhí)行第一操作模式的電路和用于執(zhí)行第二操作模式的電路。將參照圖4而描述這一點。

圖4是展示了根據(jù)示例性實施例的片上系統(tǒng)(soc)的框圖。參照圖4，soc100可以包括第一靜態(tài)隨機存取存儲器(sram)110和第二sram120。

第一sram110和第二sram120可以執(zhí)行彼此基本上相同的功能。然而，第一sram110的大小大于第二sram120的大小。更詳細地，連接至第一sram110的感測放大器電路的位線的數(shù)量大于連接至第二sram120的感測放大器電路的位線的數(shù)量。

例如，如以上所描述的，第一sram110可以包括在參照圖1和圖2而描述的第一操作模式下執(zhí)行功能(例如，絕緣層功能)的半導(dǎo)體器件。相反，第二sram120可以包括在參照圖1和圖3而描述的第二操作模式下執(zhí)行功能(例如，驅(qū)動器功能)的半導(dǎo)體器件。

如此，盡管第一sram110執(zhí)行與第二sram120相同的功能，但是第一和第二sram110和120可以分別基于其大小和用途而執(zhí)行不同操作模式，由此改善了sram的絕緣功能和驅(qū)動力。

圖5是展示了圖4中所展示的第一sram110和第二sram120之一的框圖。參照圖5，sram200可以包括sram單元陣列210、感測放大器電路220、地址(addr)解碼器230、控制邏輯240和輸入/輸出(i/o)電路250。

sram單元陣列210可以包括連接至多條位線bl和多條字線wl的sram單元。可以通過字線和位線訪問sram單元中的每一個sram單元。sram單元中的每一個sram單元可以基于字線電壓而被連接至位線對bl和/bl。sram單元中的每一個sram單元可以包括鎖存電路和接收字線電壓作為柵電壓的導(dǎo)通晶體管。在感測操作期間，根據(jù)存儲在鎖存電路中的數(shù)據(jù)而預(yù)充電的位線對bl和/bl的電壓可能變化?？梢酝ㄟ^感測變化的電壓來感測數(shù)據(jù)。

感測放大器電路220可以包括多個感測放大器(s/a)221至22n。位線對bl和/bl可以連接至感測放大器中的每一個感測放大器。在感測操作期間，感測放大器中的每一個感測放大器可以通過感測位線對bl和/bl的電壓波動來感測數(shù)據(jù)。

地址解碼器230可以對從外部設(shè)備接收的地址addr進行解碼，以便選擇多條位線wl中的任何一條位線或其任何組合。

控制邏輯240可以控制對sram200的整體操作。例如，控制邏輯240可以向感測放大器電路220發(fā)送從輸入/輸出電路250接收的感測放大器使能信號sae。例如，控制邏輯240可以包括延遲鏈電路242，所述延遲鏈電路242將從輸入/輸出電路250接收的感測放大器使能信號in_sae延遲，以便輸出延遲的感測放大器使能信號out_sae。

輸入/輸出電路250可以與外部設(shè)備(例如，控制器)交換輸入/輸出(i/o)數(shù)據(jù)(例如，寫數(shù)據(jù)或讀數(shù)據(jù))。輸入/輸出電路250可以向地址解碼器230發(fā)送從外部設(shè)備接收的地址。輸入/輸出電路250可以向控制邏輯240發(fā)送從外部設(shè)備接收的感測放大器使能信號sae。

參照圖5，在對sram200的讀操作期間，sram單元陣列210的字線wl可由地址解碼器230激活，并且可以基于存儲在sram單元中的數(shù)據(jù)來對位線對bl和/bl之一進行放電。此后，當(dāng)感測放大器電路220由感測放大器使能信號sae激活時，位線對bl和/bl之間的電壓差可由感測放大器電路220放大。也就是說，在sram單元陣列210的字線wl被激活的時間點與通過感測放大器使能信號sae激活感測放大器電路220的時間點之間存在足夠的間期。此后，此間期可以被稱為“wl至sae間期”。

圖6是展示了在圖4中所展示的對第一sram110的讀操作期間的信號的波形的視圖。圖7是展示了在圖4中所展示的對第二sram120的讀操作期間的信號的波形的視圖。參照圖6和圖7，對位線bl的放電開始于開始對字線wl的激活的時間點t1。此外，在對字線wl的激活結(jié)束的時間點處激活感測放大器使能信號sae。也就是說，在位線bl被充分放電的時間點t2處激活感測放大器使能信號sae。

將參照圖4、圖5和圖6而描述對第一sram110的讀操作。在具有相對大的大小的第一sram110中，wl至sae間期t1至t3可能相對較長。更詳細地，wl至sae間期可能隨著連接至位線對bl和/bl(所述位線對連接至感測放大器電路220的感測放大器s/a中的每一個感測放大器)的sram單元的數(shù)量增大而變得更長。原因是在對sram200的讀操作期間使用相對長的時間來對sram單元進行放電。為了執(zhí)行此功能，使用延遲鏈電路242來增大感測放大器使能信號sae的延遲量。

將參照圖4、圖5和圖7而描述對第二sram120的讀操作。在具有相對小的大小的第二sram120中，wl至sae間期t1至t3可能相對很短。更詳細地，wl至sae間期可能隨著連接至位線對bl和/bl(所述位線對連接至感測放大器電路220的感測放大器s/a中的每一個感測放大器)的sram單元的數(shù)量減小而變得更短。原因是在對sram200的讀操作期間使用相對短的時間來對sram單元進行放電。為了執(zhí)行此功能，使用延遲鏈電路242來減小感測放大器使能信號sae的延遲量。

如以上所描述的，wl至sae間期可能根據(jù)sram的配置(例如，連接至位線的sram單元的數(shù)量)而變化。相應(yīng)地，參照圖1至圖3而描述的半導(dǎo)體器件可以用于實施考慮sram的配置而調(diào)整wl至sae間期的延遲鏈電路242。將參照圖8至圖15而更加詳細地描述這一點。

圖8是圖5的延遲鏈電路242的詳細電路圖。例如，在圖8中所展示的延遲鏈電路300可以是圖4中所展示的具有相對大的大小的第一sram110。為了幫助理解，將參照圖5、圖6和圖8而描述示例性實施例。

延遲鏈電路300可以包括延遲鏈塊310和隔離電路320。延遲鏈塊310可以包括彼此串聯(lián)連接的多個反相器311至314。在示例性實施例中，延遲鏈塊310包括四個反相器。然而，示例性實施例可以不限于此。隔離電路320可以包括多個隔離器321至324。同樣，在示例性實施例中，隔離電路320包括四個隔離器。然而，示例性實施例可以不限于此。

延遲鏈塊310可以接收用于輸出延遲的輸入信號的輸入信號。例如，延遲鏈塊310可以從輸入/輸出電路250處接收感測放大器使能信號in_sae，以便輸出延遲的感測放大器使能信號out_sae。例如，可以通過延遲鏈塊310來將感測放大器使能信號in_sae延遲t2–t1。例如，可以使用pmos晶體管和nmos晶體管來實施構(gòu)成延遲鏈塊310的反相器中的每一個反相器。然而，延遲鏈塊310的配置可以不限于此。

可以使用pmos晶體管和nmos晶體管來實施構(gòu)成隔離電路320的隔離器中的每一個隔離器。例如，隔離器可以分別連接至反相器。例如，第一隔離器321的輸出端子可以連接至第一反相器311的輸出端子。第二隔離器322的輸出端子可以連接至第二反相器312的輸出端子。還可以采用與第一和第二隔離器的輸出端子類似的方式來分別連接第三和第四隔離器323和324的輸出端子。

可以向構(gòu)成隔離電路320的pmos晶體管中的每一個晶體管的一端施加電源電壓vdd，并且可以向構(gòu)成隔離電路320的nmos晶體管中的每一個晶體管的一端施加接地電壓vss。此外，可以向構(gòu)成隔離電路320的pmos晶體管中的每一個晶體管的柵極端子施加電源電壓vdd，并且可以向構(gòu)成隔離電路320的nmos晶體管中的每一個晶體管的柵極端子施加接地電壓vss。因此，可以斷開構(gòu)成隔離電路320的pmos和nmos晶體管，并且由此隔離電路320可以使延遲鏈塊310與鄰近延遲鏈塊310的其他電路電絕緣。

圖9是展示了圖8中所展示的延遲鏈電路300的布局的一部分的平面圖。在示例性實施例中，圖9中展示了延遲鏈電路300的第一反相器311和第一隔離器321的布局。

為了幫助理解，參照圖8和圖9，可以在基底上形成第一有源區(qū)域ar1和第二有源區(qū)域ar2。例如，第一有源區(qū)域ar1和第二有源區(qū)域ar2可以在第一方向d1上延伸并且可以沿著垂直于第一方向d1的第二方向d2安排。第一和第二有源區(qū)域ar1和ar2中的每一個有源區(qū)域可以包括用于形成對應(yīng)晶體管的源極和漏極區(qū)域以及溝道區(qū)域。例如，基底sub可以是硅基底、鍺基底或絕緣體上硅(soi)基底。

可以在第一有源區(qū)域ar1上形成第一和第二晶體管tr1和tr2。例如，第一和第二晶體管tr1和tr2中的每一個晶體管都可以是pmosfet。

第一和第二晶體管tr1和tr2可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第一和第二晶體管tr1和tr2中的每一個晶體管可以包括在第一有源區(qū)域ar1上形成的且安排在柵電極g1和g2中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖9中所展示的，第一和第二晶體管tr1和tr2可以彼此串聯(lián)連接。也就是說，第一和第二晶體管tr1和tr2可以共享源極或漏極區(qū)域。

可以在第二有源區(qū)域ar2上形成第三和第四晶體管tr3和tr4。例如，第三和第四晶體管tr3和tr4中的每一個晶體管都可以是nmosfet。

第三和第四晶體管tr3和tr4可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g3，并且第三和第四晶體管tr3和tr4中的每一個晶體管可以包括在第二有源區(qū)域ar2上形成的且安排在柵電極g1和g3中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。也就是說，第二和第四晶體管tr2和tr4可以不共享柵電極(例如，第二柵電極g2)。如在圖9中所展示的，第三至第四晶體管tr3至tr4可以彼此串聯(lián)連接。也就是說，第三和第四晶體管tr3和tr4可以共享源極或漏極區(qū)域。

可以向第一柵電極g1施加感測放大器使能信號in_sae。可以向第二柵電極g2施加電源電壓vdd。此外，可以向第三柵電極g3施加接地電壓vss。例如，可以通過第一導(dǎo)線m1向第一柵電極g1施加感測放大器使能信號in_sae。例如，可以通過第二導(dǎo)線m2向第二柵電極g2施加電源電壓vdd。例如，可以通過第三導(dǎo)線m3向第三柵電極g3施加接地電壓vss。例如，接地電壓vss可以是可以是不足以接通第三晶體管tr3的電壓。然而，可以使用除了接地電壓vss以外的不足以接通第三晶體管tr3的某個電壓。

可以向第一晶體管tr1的源極或漏極區(qū)域施加電源電壓vdd，并且可以向第二晶體管tr2的源極或漏極區(qū)域施加電源電壓vdd?？梢韵虻谌w管tr3的源極或漏極區(qū)域施加接地電壓vss，并且可以向第四晶體管tr4的源極或漏極區(qū)域施加接地電壓vss。

例如，可以通過第二導(dǎo)線m2向第一和第二晶體管tr1和tr2施加電源電壓vdd。例如，可以通過第三導(dǎo)線m3向第三和第四晶體管tr3和tr4施加接地電壓vss。然而，用于施加電源電壓vdd和接地電壓vss的配置不限于此。

可以通過第四導(dǎo)線m4來輸出來自第一和第二晶體管tr1和tr2共享的源極或漏極區(qū)域的輸出信號out_sae?？梢酝ㄟ^第四導(dǎo)線m4來輸出來自第三和第四晶體管tr3和tr4共享的源極或漏極區(qū)域的輸出信號out_sae。然而，在示例性實施例中，包括第二和第四晶體管tr2和tr4的第一隔離器321可以保持在斷開狀態(tài)。相應(yīng)地，通過第四導(dǎo)線m4來輸出的信號可以是從包括第一和第三晶體管tr1和tr3的第一反相器311輸出的信號。

根據(jù)參照圖9而描述的布局和偏置條件，包括第二和第四晶體管tr2和tr4的第一隔離器321可以使第一反相器311與另一個器件電絕緣。例如，第一隔離器321可以使第一反相器311與包括第四柵電極g4的晶體管電絕緣。

通過恰當(dāng)?shù)胤胖脠D9中所展示的布局可以將延遲鏈電路300實現(xiàn)為如圖8中所展示。因為第一反相器311和第一隔離器321的輸出被用作第二反相器312的輸入，所以可以使用針對這種配置的合適導(dǎo)線，并且在此將不再重復(fù)其詳細描述。

根據(jù)通過使用圖9中所展示的布局實現(xiàn)的延遲鏈電路300，不需要放置單獨的器件用于電隔離，并且不需要增加?xùn)烹姌O之間的距離。通過使用布局放置并調(diào)整偏置條件可以實現(xiàn)絕緣器件，由此提高區(qū)域效率和絕緣性能。

圖10是圖5的延遲鏈電路242的詳細電路圖。例如，在圖10中所展示的延遲鏈電路400可以是圖4中所展示的具有相對小的大小的第二sram120。為了幫助理解，將參照圖5、圖7和圖10來描述示例性實施例。

延遲鏈電路400可以包括延遲鏈塊410和驅(qū)動電路420。延遲鏈塊410可以包括彼此串聯(lián)連接的多個反相器411至414。在示例性實施例中，延遲鏈塊410包括四個反相器。然而，示例性實施例不限于此。驅(qū)動電路420可以包括多個驅(qū)動器421至424。同樣，在示例性實施例中，驅(qū)動電路420包括四個驅(qū)動器。然而，示例性實施例不限于此。

延遲鏈塊410可以接收用于輸出延遲的輸入信號的輸入信號。例如，延遲鏈塊410可以接收感測放大器使能信號in_sae，以便輸出延遲的感測放大器使能信號out_sae。例如，可以通過延遲鏈塊410來將感測放大器使能信號in_sae延遲(t2–t1)。然而，延遲鏈塊410的延遲時間可以短于延遲鏈塊310的延遲時間(參照圖8)。例如，可以使用pmos晶體管和nmos晶體管來實現(xiàn)構(gòu)成延遲鏈塊410的反相器中的每一個反相器。

可以使用pmos晶體管和nmos晶體管來實現(xiàn)構(gòu)成驅(qū)動電路420的驅(qū)動器中的每一個驅(qū)動器。例如，驅(qū)動器可以分別并聯(lián)連接至反相器。例如，第一驅(qū)動器421的輸入和輸出端子可以分別連接至第一反相器411的輸入和輸出端子。還可以采用與第一驅(qū)動器411的那些輸入和輸出端子類似的方式來連接第二至第四驅(qū)動器422至424的輸入和輸出端子。

可以向構(gòu)成驅(qū)動電路420的反相器的輸入端子施加電源電壓vdd。因此，驅(qū)動電路420可以提高延遲鏈塊410的驅(qū)動能力。也就是說，延遲鏈塊410的延遲時間可以變得相對較短。

圖11是展示了圖10中所展示的延遲鏈電路400的布局的一部分的平面圖。在示例性實施例中，圖11中展示了延遲鏈電路400的第一反相器411和第一隔離器421的布局。

為了幫助理解，參照圖10和圖11，可以在基底上形成第一和第二有源區(qū)域ar1和ar2。第一和第二有源區(qū)域ar1和ar2中的每一個有源區(qū)域可以包括用于形成晶體管的源極和漏極區(qū)域以及溝道區(qū)域。例如，基底sub可以是硅基底、鍺基底或絕緣體上硅(soi)基底。

可以在第一有源區(qū)域ar1上形成第一和第二晶體管tr1和tr2。例如，第一和第二晶體管tr1和tr2中的每一個晶體管都可以是pmosfet。

第一和第二晶體管tr1和tr2可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第一和第二晶體管tr1和tr2中的每一個晶體管可以包括在第一有源區(qū)域ar1上形成的且安排在柵電極g1和g2中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖11中所展示的，第一和第二晶體管tr1和tr2可以彼此串聯(lián)連接。也就是說，第一和第二晶體管tr1和tr2可以共享源極或漏極區(qū)域。

可以在第二有源區(qū)域ar2上形成第三和第四晶體管tr3和tr4。例如，第三和第四晶體管tr3和tr4中的每一個晶體管都可以是nmosfet。

第三和第四晶體管tr3和tr4可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第三和第四晶體管tr3和tr4中的每一個晶體管可以包括在第二有源區(qū)域ar2上形成的且安排在柵電極g1和g2中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖11中所展示的，第三和第四晶體管tr3至tr4可以彼此串聯(lián)連接。也就是說，第三晶體管tr3可以與第一晶體管tr1共享柵電極g1，并且第四晶體管tr4可以與第二晶體管tr2共享柵電極g2。此外，第三和第四晶體管tr3和tr4可以共享源極或漏極區(qū)域。

可以向第一和第二柵電極g1和g2施加感測放大器使能信號in_sae。例如，可以通過第一導(dǎo)線m1向第一和第二柵電極g1和g2施加感測放大器使能信號in_sae。

可以向第一晶體管tr1的源極或漏極區(qū)域施加電源電壓vdd，并且可以向第二晶體管tr2的源極或漏極區(qū)域施加電源電壓vdd?？梢韵虻谌w管tr3的源極或漏極區(qū)域施加接地電壓vss，并且可以向第四晶體管tr4的源極或漏極區(qū)域施加接地電壓vss。

例如，可以通過第二導(dǎo)線m2向第一和第二晶體管tr1和tr2施加電源電壓vdd。例如，可以通過第三導(dǎo)線m3向第三和第四晶體管tr3和tr4施加接地電壓vss。然而，用于施加電源電壓vdd和接地電壓vss的配置不限于此。

可以通過第四導(dǎo)線m4來輸出來自第一和第二晶體管tr1和tr2共享的源極或漏極區(qū)域的輸出信號out_sae。可以通過第四導(dǎo)線m4來輸出來自第三和第四晶體管tr3和tr4共享的源極或漏極區(qū)域的輸出信號out_sae。

根據(jù)參照圖11描述的布局和偏置條件，包括第二和第四晶體管tr2和tr4的第一驅(qū)動器421可以提高第一反相器411的驅(qū)動能力。也就是說，延遲鏈塊410的延遲時間可以短于延遲鏈塊310的延遲時間(參照圖8)。

通過恰當(dāng)?shù)胤胖脠D11中所展示的布局可以將延遲鏈電路400實現(xiàn)為如圖10中所展示。因為第一反相器411和第一驅(qū)動器421的輸出被用作第二反相器412的輸入，所以可以使用針對這種配置的合適導(dǎo)線。因此，在此將不再重復(fù)其詳細描述。

如上所述，從圖9和圖11中理解的是，上述執(zhí)行不同功能的半導(dǎo)體器件具有類似的布局。也就是說，圖9的隔離電路320可以使延遲鏈塊310與另一個器件電絕緣，并且圖11的驅(qū)動電路420可以減小延遲鏈塊410的延遲時間(即，wl至sae間期)?？梢愿鶕?jù)偏置條件以及第二和第四晶體管tr2和tr4是否共享柵電極來確定圖9的隔離器320與圖11的驅(qū)動電路420之間的差異。

根據(jù)參照圖8至圖11描述的示例性實施例，區(qū)別地影響延遲鏈塊310和410的器件可以通過使用基本上相同的布局但僅區(qū)別地調(diào)整偏置條件來實現(xiàn)。因此，可以根據(jù)sram的配置選擇性地使用提高了區(qū)域效率、絕緣性能或驅(qū)動能力的器件。

圖12是圖5的延遲鏈電路242的詳細電路圖。例如，在圖12中所展示的延遲鏈電路500可以是圖4中所展示的第一和第二sram110和120之一。為了幫助理解，將參照圖5、圖6、圖7和圖12來描述示例性實施例。

延遲鏈電路500可以包括延遲鏈塊510、輔助塊520和多路復(fù)用電路530。延遲鏈塊510可以包括彼此串聯(lián)連接的多個反相器511至514。在示例性實施例中，延遲鏈塊510包括四個反相器。然而，示例性實施例不限于此。輔助塊520可以包括第一至第四輔助塊521至524。同樣，在示例性實施例中，延遲鏈電路500包括四個輔助塊。然而，示例性實施例不限于此。

延遲鏈塊510可以接收用于輸出延遲的輸入信號的輸入信號。例如，延遲鏈塊510可以接收感測放大器使能信號in_sae，以便輸出延遲的感測放大器使能信號out_sae。例如，可以通過延遲鏈塊510來將感測放大器使能信號in_sae延遲(t2–t1)。例如，可以使用pmos晶體管和nmos晶體管來實現(xiàn)構(gòu)成延遲鏈塊510的反相器中的每一個反相器。

第一至第四輔助塊521至524中的每個輔助塊可以包括彼此串聯(lián)連接的pmos晶體管和nmos晶體管?？梢韵騪mos晶體管的一端施加電源電壓vdd，并且可以向nmos晶體管的一端施加接地電壓vss。此外，pmos晶體管與nmos晶體管之間的輸出端可以連接至對應(yīng)于其的第一反相器511的輸出端。

第一多路復(fù)用器mux1可以連接至構(gòu)成第一至第四輔助塊521至524的pmos晶體管的柵電極。此外，第二多路復(fù)用器mux2可以連接至構(gòu)成第一至第四輔助塊521至524的nmos晶體管的柵電極。第一多路復(fù)用器mux1可以在外部設(shè)備的控制下選擇感測放大器使能信號in_sae和電源電壓vdd之一。此外，第二多路復(fù)用器mux2可以在外部設(shè)備的控制下選擇感測放大器使能信號in_sae和接地電壓vss之一。

圖13是圖12中所展示的在第一操作模式下的延遲鏈電路500的電路圖。在第一操作模式期間，第一多路復(fù)用器mux1可以基于控制信號ctrl從感測放大器使能信號in_sae和電源電壓vdd當(dāng)中選擇電源電壓vdd。此外，在第一操作模式期間，第二多路復(fù)用器mux2可以基于控制信號ctrl從感測放大器使能信號in_sae和接地電壓vss當(dāng)中選擇接地電壓vss。在這種情況下，構(gòu)成輔助塊520的晶體管可以被斷開，并且因此輔助塊520可以使延遲鏈塊510與另一個器件電絕緣。這個電絕緣功能可以類似于參照圖8所描述的，并因此重復(fù)的描述將在此不再復(fù)述。

圖14是圖12中所展示的在第二操作模式下的延遲鏈電路500的電路圖。在第二操作模式期間，第一多路復(fù)用器mux1可以基于控制信號ctrl從感測放大器使能信號in_sae和電源電壓vdd當(dāng)中選擇感測放大器使能信號in_sae。此外，在第二操作模式期間，第二多路復(fù)用器mux2可以基于控制信號ctrl從感測放大器使能信號in_sae和接地電壓vss當(dāng)中選擇感測放大器使能信號in_sae。在這種情況下，構(gòu)成輔助塊520的晶體管可以被接通，并且因此輔助塊520可以充當(dāng)提高延遲鏈塊510的驅(qū)動能力的驅(qū)動器。這個驅(qū)動器功能可以類似于參照圖10所描述的，并因此重復(fù)的描述將在此不再復(fù)述。

根據(jù)上述內(nèi)容，可以根據(jù)來自外部設(shè)備的控制信號選擇操作模式。例如，為了維持sram的wl至sae間期較長，延遲鏈電路500可以基于控制信號ctrl進入第一操作模式。在這種情況下，輔助塊520可以作為絕緣電路操作；sram的wl至sae間期可能受延遲鏈電路510影響。相反，為了維持sram的wl至sae間期較短，延遲鏈電路500可以基于控制信號ctrl進入第一操作模式。在這種情況下，因為輔助塊520作為絕緣電路操作；所以sram的wl至sae間期可能由于通過輔助塊520增加了驅(qū)動能力而被減小。

圖15是展示了圖12中所展示的延遲鏈電路500的布局的一部分的平面圖。在示例性實施例中，圖15中展示了延遲鏈電路500的第一反相器511和第一輔助塊521的布局。

為了幫助理解，參照圖12和圖15，可以在基底上形成第一和第二有源區(qū)域ar1和ar2。第一和第二有源區(qū)域ar1和ar2中的每一個有源區(qū)域可以包括用于形成晶體管的源極和漏極區(qū)域以及溝道區(qū)域。例如，基底sub可以是硅基底、鍺基底或絕緣體上硅(soi)基底。

可以在第一有源區(qū)域ar1上形成第一和第二晶體管tr1和tr2。例如，第一和第二晶體管tr1和tr2中的每一個晶體管都可以是pmosfet。

第一和第二晶體管tr1和tr2可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第一和第二晶體管tr1和tr2中的每一個晶體管可以包括在第一有源區(qū)域ar1上形成的且安排在柵電極g1和g2中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖15中所展示的，第一至第二晶體管tr1至tr2可以彼此串聯(lián)連接。也就是說，第一和第二晶體管tr1和tr2可以共享源極或漏極區(qū)域。

可以在第二有源區(qū)域ar2上形成第三和第四晶體管tr3和tr4。例如，第三和第四晶體管tr3和tr4中的每一個晶體管都可以是nmosfet。

第三和第四晶體管tr3和tr4可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g3，并且第三和第四晶體管tr3和tr4中的每一個晶體管可以包括在第二有源區(qū)域ar2上形成的且安排在柵電極g1和g3中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖15中所展示的，第三至第四晶體管tr3至tr4可以彼此串聯(lián)連接。也就是說，第四晶體管tr4可以與第二晶體管tr2不共享柵電極。此外，第三和第四晶體管tr3和tr4可以共享源極或漏極區(qū)域。

可以向第一柵電極g1施加感測放大器使能信號in_sae。例如，可以通過第一導(dǎo)線m1向第一柵電極g1施加感測放大器使能信號in_sae。

可以向第二柵電極g2選擇性地施加感測放大器使能信號in_sae或電源電壓vdd。例如，第一多路復(fù)用器mux1可以基于來自外部設(shè)備的控制信號向第二柵電極g2選擇性地施加電源電壓vdd。例如，可以通過第二導(dǎo)線m2向第二柵電極g2施加感測放大器使能信號in_sae或電源電壓vdd。

可以向第一晶體管tr1的源極或漏極區(qū)域施加電源電壓vdd，并且可以向第二晶體管tr2的源極或漏極區(qū)域施加電源電壓vdd?？梢韵虻谌w管tr3的源極或漏極區(qū)域施加接地電壓vss，并且可以向第四晶體管tr4的源極或漏極區(qū)域施加接地電壓vss。

例如，可以通過第三導(dǎo)線m3向第一和第二晶體管tr1和tr2施加電源電壓vdd。例如，可以通過第四導(dǎo)線m4向第三和第四晶體管tr3和tr4施加接地電壓vss。然而，用于施加電源電壓vdd和接地電壓vss的配置不限于此。

可以通過第五導(dǎo)線m5來輸出來自第一和第二晶體管tr1和tr2共享的源極或漏極區(qū)域的輸出信號out_sae。此外，可以通過第五導(dǎo)線m5來輸出來自第三和第四晶體管tr3和tr4共享的源極或漏極區(qū)域的輸出信號out_sae。然而，當(dāng)延遲鏈電路500在第一操作模式下操作時，輔助塊520可以作為隔離電路操作。因此，可能缺少來自第二和第四晶體管tr2和tr4的輸出。

可以根據(jù)參照圖13描述的布局和偏置條件選擇輔助塊520的功能。例如，當(dāng)延遲鏈電路500在第一操作模式下操作時，可以向第二導(dǎo)線m2施加電源電壓vdd，并且可以向第六導(dǎo)線m6施加接地電壓vss。因此，包括第二晶體管tr2和第四晶體管tr4的輔助塊521可以使包括第一晶體管tr1和第三晶體管tr3的第一反相器311與另一個器件電絕緣。

相比而言，當(dāng)延遲鏈電路500在第二操作模式下操作時，可以向第二導(dǎo)線m2施加感測放大器使能信號in_sae，并且可以向第六導(dǎo)線m6施加感測放大器使能信號in_sae。因此，包括第二和第四晶體管tr2和tr4的輔助塊521可以作為提高了包括第一和第三晶體管tr1和tr3的第一反相器511的驅(qū)動能力的驅(qū)動器而電性地操作。

可以根據(jù)sram的配置(例如，連接至位線對bl和/bl的sram的數(shù)量)來選擇延遲鏈電路500的操作模式，由此提高sram的區(qū)域效率、絕緣性能或驅(qū)動能力。此外，可以增強sram的可靠性。

如上所述，描述了基于操作模式調(diào)整sram的wl至sae間期的半導(dǎo)體器件的布局。然而，基于操作模式執(zhí)行不同功能的半導(dǎo)體器件還可以用作用于驅(qū)動負載的驅(qū)動電路。例如，圖5中所展示的輸入/輸出電路250可以是驅(qū)動電路，將參照圖16至圖21對其進行更詳細的描述。

圖16是展示圖5中所展示的輸入/輸出電路250的電路圖。例如，在圖16中所展示的輸入/輸出電路600可以是圖4中所展示的第二sram120的輸入/輸出電路。也就是說，當(dāng)負載數(shù)量相對較小時(即，當(dāng)sram的大小相對較小時)可以使用圖16中所展示的輸入/輸出電路600。

輸入/輸出電路600可以包括驅(qū)動電路610和負載電路620。驅(qū)動電路610可以包括反相器611和隔離器613。負載電路620可以包括多個負載621至62n。例如，接收輸入信號in的驅(qū)動電路610可以輸出輸出信號out。此外，連接至負載電路620的負載中的每一個負載可以由輸出信號out驅(qū)動以輸出數(shù)據(jù)。

隔離器613可以包括pmos晶體管和nmos晶體管。可以向pmos晶體管的一端施加電源電壓vdd，并且可以向nmos晶體管的一端施加接地電壓vss?？梢韵騪mos晶體管的柵極端子施加電源電壓vdd，并且可以向nmos晶體管的柵極端子施加接地電壓vss。因此，可以斷開構(gòu)成隔離電路613的晶體管，并且因此隔離電路613可以將反相器611與鄰近反相器611的其他電路電絕緣。

圖17是展示了圖16中所展示的延遲鏈電路610的布局的一部分的平面圖。為了幫助理解，參照圖16和圖17，可以在基底上形成第一和第二有源區(qū)域ar1和ar2。第一和第二有源區(qū)域ar1和ar2中的每一個有源區(qū)域可以包括用于形成晶體管的源極和漏極區(qū)域以及溝道區(qū)域。例如，基底sub可以是硅基底、鍺基底或絕緣體上硅(soi)基底。

可以在第一有源區(qū)域ar1上形成第一和第二晶體管tr1和tr2。例如，第一和第二晶體管tr1和tr2中的每一個晶體管都可以是pmosfet。

第一和第二晶體管tr1和tr2可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第一和第二晶體管tr1和tr2中的每一個晶體管可以包括在第一有源區(qū)域ar1上形成的且安排在柵電極中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖17中所展示的，第一至第二晶體管tr1至tr2可以彼此串聯(lián)連接。也就是說，第一和第二晶體管tr1和tr2可以共享源極或漏極區(qū)域。

可以在第二有源區(qū)域ar2上形成第三和第四晶體管tr3和tr4。例如，第三和第四晶體管tr3和tr4中的每一個晶體管都可以是nmosfet。

第三和第四晶體管tr3和tr4可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g3，并且第三和第四晶體管tr3和tr4中的每一個晶體管可以包括在第二有源區(qū)域ar2上形成的且安排在柵電極g1和g3中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。也就是說，第二和第四晶體管tr2和tr4可以不共享柵電極。如在圖17中所展示的，第三至第四晶體管tr3至tr4可以彼此串聯(lián)連接。也就是說，第三和第四晶體管tr3和tr4可以共享源極或漏極區(qū)域。

可以向第一柵電極g1提供輸入電壓in。可以向第二柵電極g2施加電源電壓vdd。此外，可以向第三柵電極g3施加接地電壓vss。例如，可以通過第一導(dǎo)線m1向第一柵電極g1施加輸入信號in。例如，可以通過第二導(dǎo)線m2向第二柵電極g2施加電源電壓vdd。例如，可以通過第三導(dǎo)線m3向第三柵電極g3施加接地電壓vss。

可以向第一晶體管tr1的源極或漏極區(qū)域施加電源電壓vdd，并且可以向第二晶體管tr2的源極或漏極區(qū)域施加電源電壓vdd?？梢韵虻谌w管tr3的源極或漏極區(qū)域施加接地電壓vss，并且可以向第四晶體管tr4的源極或漏極區(qū)域施加接地電壓vss。

例如，可以通過第二導(dǎo)線m2向第一和第二晶體管tr1和tr2施加電源電壓vdd。例如，可以通過第三導(dǎo)線m3向第三和第四晶體管tr3和tr4施加接地電壓vss。然而，用于施加電源電壓vdd和接地電壓vss的配置不限于此。

可以通過第四導(dǎo)線m4來輸出來自第一和第二晶體管tr1和tr2共享的源極或漏極區(qū)域的輸出信號out。此外，可以通過第四導(dǎo)線m4來輸出來自第三和第四晶體管tr3和tr4共享的源極或漏極區(qū)域的輸出信號out_sae。然而，在示例性實施例中，包括第二晶體管tr2和第四晶體管tr4的隔離器613可以保持在斷開狀態(tài)。相應(yīng)地，通過第四導(dǎo)線m4來輸出的信號可以是從包括第一晶體管tr1和第三晶體管tr3的反相器611輸出的信號。

根據(jù)參照圖17描述的布局和偏置條件，包括第二晶體管tr2和第四晶體管tr4的隔離器613可以將反相器611與另一個器件電絕緣。例如，隔離器613可以將反相器611與包括第四柵電極g4的晶體管電絕緣。

圖18是展示圖5中所展示的輸入/輸出電路250的電路圖。例如，在圖18中所展示的輸入/輸出電路700可以是圖4中所展示的第一sram110的輸入/輸出電路。也就是說，當(dāng)負載數(shù)量相對較大時(即，當(dāng)sram的大小相對較大時)可以使用圖18中所展示的輸入/輸出電路700。

輸入/輸出電路700可以包括驅(qū)動電路710和負載電路720。驅(qū)動電路710可以包括反相器711和驅(qū)動器713。負載電路720可以包括多個負載721至72n。例如，圖18中所展示的負載721至72n的數(shù)量可以大于圖16中所展示的負載621至62n的數(shù)量。

驅(qū)動器713可以包括pmos晶體管和nmos晶體管?？梢韵騪mos晶體管的一端施加電源電壓vdd，并且可以向nmos晶體管的一端施加接地電壓vss?？梢韵騪mos晶體管的柵極端子和nmos晶體管的柵極端子施加輸入信號in。因此，驅(qū)動器713可以提高驅(qū)動電路710的驅(qū)動能力。另一方面，即使負載721至72n的數(shù)量相對較大，仍有可能保護驅(qū)動能力足以驅(qū)動負載721至72n。

圖19是展示了圖18中所展示的延遲鏈電路710的布局的一部分的平面圖。為了幫助理解，參照圖18和圖19，可以在基底上形成第一和第二有源區(qū)域ar1和ar2。第一和第二有源區(qū)域ar1和ar2中的每一個有源區(qū)域可以包括用于形成晶體管的源極和漏極區(qū)域以及溝道區(qū)域。例如，基底sub可以是硅基底、鍺基底或絕緣體上硅(soi)基底。

可以在第一有源區(qū)域ar1上形成第一和第二晶體管tr1和tr2。例如，第一和第二晶體管tr1和tr2中的每一個晶體管都可以是pmosfet。

第一和第二晶體管tr1和tr2可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第一和第二晶體管tr1和tr2中的每一個晶體管可以包括在第一有源區(qū)域ar1上形成的且安排在柵電極g1和g2中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖17中所展示的，第一至第二晶體管tr1至tr2可以彼此串聯(lián)連接。也就是說，第一和第二晶體管tr1和tr2可以共享源極或漏極區(qū)域。

可以在第二有源區(qū)域ar2上形成第三和第四晶體管tr3和tr4。例如，第三和第四晶體管tr3和tr4中的每一個晶體管都可以是nmosfet。

第三和第四晶體管tr3和tr4可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第三和第四晶體管tr3和tr4中的每一個晶體管可以包括在第二有源區(qū)域ar2上形成的且安排在柵電極g1和g2中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖19中所展示的，第三至第四晶體管tr3至tr4可以彼此串聯(lián)連接。也就是說，第三和第四晶體管tr3和tr4可以共享源極或漏極區(qū)域。

可以向第一和第二柵電極g1和g2施加輸入信號in?？梢韵虻诙烹姌Og2施加電源電壓vdd。例如，可以通過第一導(dǎo)線m1向第一和第二柵電極g1和g2施加輸入信號in。

可以向第一晶體管tr1的源極或漏極區(qū)域施加電源電壓vdd，并且可以向第二晶體管tr2的源極或漏極區(qū)域施加電源電壓vdd?？梢韵虻谌w管tr3的源極或漏極區(qū)域施加接地電壓vss，并且可以向第四晶體管tr4的源極或漏極區(qū)域施加接地電壓vss。

例如，可以通過第二導(dǎo)線m2向第一和第二晶體管tr1和tr2施加電源電壓vdd。例如，可以通過第三導(dǎo)線m3向第三和第四晶體管tr3和tr4施加接地電壓vss。然而，用于施加電源電壓vdd和接地電壓vss的配置不限于此。

可以通過第四導(dǎo)線m4來輸出來自第一和第二晶體管tr1和tr2共享的源極或漏極區(qū)域的輸出信號out。此外，可以通過第四導(dǎo)線m4來輸出來自第三和第四晶體管tr3和tr4共享的源極或漏極區(qū)域的輸出信號out_sae。

根據(jù)參照圖19描述的布局和偏置條件，包括第二和第四晶體管tr2和tr4的驅(qū)動器713可以提高驅(qū)動電路710的驅(qū)動能力。

如上所述，參照圖17和圖19描述了執(zhí)行不同功能的半導(dǎo)體器件，但應(yīng)理解的是，其布局彼此類似。也就是說，圖17的隔離器613可以將反相器711與另一個器件電絕緣，并且圖19的驅(qū)動器713可以提高驅(qū)動電路710的驅(qū)動能力。圖17的隔離器613與圖19的驅(qū)動器713之間的差異可以在偏置條件以及第二和第四晶體管tr2和tr4是否共享柵電極方面彼此不同。

根據(jù)參照圖16至圖19展示的示例性實施例，對驅(qū)動電路710具有不同影響的器件可以通過使用基本上相同的布局但僅區(qū)別地調(diào)整偏置條件來實現(xiàn)。因此，可以根據(jù)sram的配置選擇性地使用提高了區(qū)域效率、絕緣性能或驅(qū)動能力的器件。

圖20是圖5的輸入/輸出電路250的詳細電路圖。例如，在圖20中所展示的輸入/輸出電路800可以是圖4中所展示的第一sram110和第二sram120之一。輸入/輸出電路800可以包括驅(qū)動電路810、負載電路820和多路復(fù)用電路830。

驅(qū)動電路810可以包括反相器811和輔助電路813。負載電路820可以包括多個負載821至82n。驅(qū)動電路810可以接收輸入信號in，以輸出輸出信號out。驅(qū)動電路810的反相器811和輔助電路813可以具有其彼此連接的輸出端子。

可以向pmos晶體管的一端施加電源電壓vdd，并且可以向nmos晶體管的一端施加接地電壓vss。輔助電路813的pmos晶體管的柵極端子可以連接至第一多路復(fù)用器mux1的輸出端子，并且輔助電路813的nmos晶體管的柵極端子可以連接至第二多路復(fù)用器mux2的輸出端子。

第一多路復(fù)用器mux1可以基于來自外部設(shè)備的控制信號ctrl選擇輸入信號in和電源電壓vdd之一。此外，第二多路復(fù)用器mux2可以基于來自外部設(shè)備的控制信號ctrl選擇輸入信號in和接地電壓vss之一。

例如，在第一操作模式期間，第一多路復(fù)用器mux1可以在控制信號ctrl的控制下選擇電源電壓vdd，并且第二多路復(fù)用器mux2可以在控制信號ctrl的控制下選擇接地電壓vss。因此，輔助電路813可以作為將反相器811與另一個器件電絕緣的隔離器來操作。因為輔助電路813作為隔離器操作，所以驅(qū)動電路810最初具有的驅(qū)動能力可以如其所應(yīng)被維持。相應(yīng)地，輸入/輸出電路800在第一操作模式下的操作可以相對適合第二sram120(參照圖4)。

相比而言，在第二操作模式期間，第一和第二多路復(fù)用器mux1和mux2可以在控制信號ctrl下選擇輸入信號in。因此，輔助電路813可以作為提高驅(qū)動電路810的驅(qū)動能力的驅(qū)動器來操作。因為輔助電路813作為驅(qū)動器操作，所以驅(qū)動電路810最初具有的驅(qū)動能力可以被提高。相應(yīng)地，輸入/輸出電路800在第二操作模式下的操作可以相對適合第一sram110(參照圖4)。

圖21是展示了圖20中所展示的輸入/輸出電路800的布局的一部分的平面圖。在示例性實施例中，圖21中展示了輸入/輸出電路800的反相器811和輔助電路813的布局。

為了幫助理解，參照圖20和圖21，可以在基底上形成第一和第二有源區(qū)域ar1和ar2。第一和第二有源區(qū)域ar1和ar2中的每一個有源區(qū)域可以包括用于形成晶體管的源極和漏極區(qū)域以及溝道區(qū)域。例如，基底sub可以是硅基底、鍺基底或絕緣體上硅(soi)基底。

可以在第一有源區(qū)域ar1上形成第一和第二晶體管tr1和tr2。例如，第一和第二晶體管tr1和tr2中的每一個晶體管都可以是pmosfet。

第一和第二晶體管tr1和tr2可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g2，并且第一和第二晶體管tr1和tr2中的每一個晶體管可以包括在第一有源區(qū)域ar1上形成的且安排在柵電極中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖21中所展示的，第一至第二晶體管tr1至tr2可以彼此串聯(lián)連接。也就是說，第一和第二晶體管tr1和tr2可以共享源極或漏極區(qū)域。

可以在第二有源區(qū)域ar2上形成第三和第四晶體管tr3和tr4。例如，第三和第四晶體管tr3和tr4中的每一個晶體管都可以是nmosfet。

第三和第四晶體管tr3和tr4可以包括被形成為在第二方向d2上延伸的對應(yīng)柵電極g1和g3，并且第三和第四晶體管tr3和tr4中的每一個晶體管可以包括在第二有源區(qū)域ar2上形成的且安排在柵電極中的每一個柵電極的相對側(cè)處的源極和漏極區(qū)域，以及溝道區(qū)域。如在圖21中所展示的，第三至第四晶體管tr3至tr4可以彼此串聯(lián)連接。也就是說，第四晶體管tr4可以與第二晶體管tr2不共享柵電極。此外，第三和第四晶體管tr3和tr4可以共享源極或漏極區(qū)域。

可以向第一柵電極g1提供輸入電壓in。例如，可以通過第一導(dǎo)線m1向第一柵電極g1施加輸入信號in。

可以向第二柵電極g2選擇性地施加輸入信號in或電源電壓vdd。例如，第一多路復(fù)用器mux1可以基于來自外部設(shè)備的控制信號ctrl向第二柵電極g2選擇性地施加電源電壓vdd。例如，可以通過第二導(dǎo)線m2向第二柵電極g2施加輸入信號in或電源電壓vdd。

可以向第一晶體管tr1的源極或漏極區(qū)域施加電源電壓vdd，并且可以向第二晶體管tr2的源極或漏極區(qū)域施加電源電壓vdd?？梢韵虻谌w管tr3的源極或漏極區(qū)域施加接地電壓vss，并且可以向第四晶體管tr4的源極或漏極區(qū)域施加接地電壓vss。

例如，可以通過第三導(dǎo)線m3向第一和第二晶體管tr1和tr2施加電源電壓vdd。例如，可以通過第四導(dǎo)線m4向第三和第四晶體管tr3和tr4施加接地電壓vss。然而，用于施加電源電壓vdd和接地電壓vss的配置不限于此。

可以通過第五導(dǎo)線m5來輸出來自第一和第二晶體管tr1和tr2共享的源極或漏極區(qū)域的輸出信號out。此外，可以通過第五導(dǎo)線m5來輸出來自第三和第四晶體管tr3和tr4共享的源極或漏極區(qū)域的輸出信號out。然而，當(dāng)輸入/輸出電路800在第一操作模式下操作時，輔助電路813可以作為隔離器操作。因此，可能缺少來自第二和第四晶體管tr2和tr4的輸出。

可以基于參照圖21描述的布局和偏置條件選擇輔助電路813的功能。例如，當(dāng)輸入/輸出電路800在第一操作模式下操作時，可以向第二導(dǎo)線m2施加電源電壓vdd，并且可以向第六導(dǎo)線m6施加接地電壓vss。因此，包括第二和第四晶體管tr2和tr4的輔助電路813可以將包括第一和第三晶體管tr1和tr3的反相器811與另一個器件電絕緣。

相比而言，當(dāng)輸入/輸出電路800在第二操作模式下操作時，可以向第二導(dǎo)線m2施加輸入信號in，并且可以向第六導(dǎo)線m6施加輸入信號in。因此，包括第二和第四晶體管tr2和tr4的輔助電路813可以作為提高了包括第一和第三晶體管tr1和tr3的反相器811的驅(qū)動能力的驅(qū)動器電性地操作。

如上所述，在參照圖17至圖21所描述的示例性實施例中，可以對sram的輸入/輸出電路的配置和操作進行描述。然而，參照圖17至圖21所描述的示例性實施例不限于此并且可以用作被配置成用于驅(qū)動多個負載的驅(qū)動電路。例如，所述示例性實施例還可以用作閃存設(shè)備的輸入/輸出電路、顯示面板的輸入/輸出電路等等。

可以根據(jù)sram的配置(例如，負載的數(shù)量)來選擇輸入/輸出電路800的操作模式，由此提高sram的區(qū)域效率、絕緣性能或驅(qū)動能力。此外，可以增強sram的可靠性。

示例性實施例提供了選擇性地作為絕緣電路或驅(qū)動電路操作的半導(dǎo)體器件的布局。

根據(jù)示例性實施例，半導(dǎo)體器件的區(qū)域效率、絕緣性能或驅(qū)動能力可以被提高。

如發(fā)明構(gòu)思領(lǐng)域中的慣例，以功能框、單元和/或模塊的形式對示例性實施例進行描述并在附圖中進行展示。本領(lǐng)域技術(shù)人員將認識到，這些框、單元和/或模塊是由電子(或光學(xué))電路(如，邏輯電路、離散部件、微處理器、硬連線電路、存儲器元件、布線連接等)物理上實現(xiàn)的，其可以使用基于半導(dǎo)體的制造技術(shù)或其他制造技術(shù)來形成。在框、單元和/或模塊由微處理器或類似物實現(xiàn)的情況中，可以使用軟件(例如，微碼)對其進行編程以執(zhí)行在此討論的各個功能并且可以可選地由固件和/或軟件驅(qū)動。替代性地，每個框、單元和/或模塊可以由專用硬件實現(xiàn)，或者作為用于執(zhí)行某些功能的專用硬件的組合以及用于執(zhí)行其他功能的處理器(例如，一個或多個編程微處理器和相關(guān)聯(lián)的電路)。并且，在不背離本發(fā)明構(gòu)思的范圍的情況下，示例性實施例的每個框、單元和/或模塊可以物理地分離成兩個或更多個相互作用且分立的框、單元和/或模塊。此外，在不背離本發(fā)明構(gòu)思的范圍的情況下，示例性實施例的框、單元和/或模塊可以物理地組合成更加復(fù)雜的框、單元和/或模塊。

本領(lǐng)域普通技術(shù)人員將認識到，在不背離本發(fā)明構(gòu)思的范圍和精神的情況下，可以對在此描述的示例性實施例進行各種改變和修改。如果示例性實施例的修改包涵在以下權(quán)利要求書及等效物的范圍內(nèi)，則本發(fā)明構(gòu)思被認為包括示例性實施例的這些修改和變化。