本發(fā)明涉及電子技術(shù)領(lǐng)域，尤其是涉及一種追蹤電路及靜態(tài)隨機(jī)存取存儲器。

背景技術(shù)：

隨著電子信息技術(shù)的飛速發(fā)展，人們對電子產(chǎn)品的速度提出了更高的要求，同時(shí)，速度也已經(jīng)成為電路中最重要的指標(biāo)之一，這對電路設(shè)計(jì)人員提出了更高的挑戰(zhàn)，電路設(shè)計(jì)人員需要對部分現(xiàn)有的功能電路進(jìn)行優(yōu)化，使之具有更快的速度。

靜態(tài)隨機(jī)存取存儲器(staticrandomaccessmemory，sram)是最常用的存儲器之一，采用靜態(tài)存儲方式，以靜態(tài)隨機(jī)存取位單元電路作為存儲單元。sram的特點(diǎn)是讀寫速度快，并且需要較小的供電電壓，功耗較低，并且無需配合內(nèi)存刷新電路可提高工作效率，但掉電后數(shù)據(jù)不能保存。sram一般包括：由所述存儲單元組成的存儲陣列、靈敏放大器(sensitiveamplifier，sa)、譯碼電路、控制電路和時(shí)序控制電路等，其中，所述靈敏放大器適于讀取所述存儲陣列所存儲的數(shù)據(jù)，并進(jìn)行放大。在sram電路中還包括追蹤(tracking)電路，常被用于產(chǎn)生靈敏放大器的使能信號，一般包括：使能時(shí)間模擬電路和驅(qū)動電路。由于所述追蹤電路是模擬sram存儲陣列中靜態(tài)隨機(jī)存取位單元電路的漏電，以得到合適的靈敏放大器使能時(shí)間t，那么，為保證sram運(yùn)行的穩(wěn)定，需要在設(shè)計(jì)中保證所述靈敏放大器使能時(shí)間t的變化區(qū)間(variation)盡量小，此變化區(qū)間越小，就可以通過外部電路的匹配設(shè)計(jì)使得sram的工作速度越快。

但是，現(xiàn)有技術(shù)的sram中，追蹤電路追蹤得到的靈敏放大器的使能時(shí)間的變動區(qū)間較大，限制了sram的工作速度。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的技術(shù)問題是減小模擬得到的靈敏放大器使能時(shí)間的變動區(qū) 間，從而提高sram的工作速度。

為解決上述技術(shù)問題，本發(fā)明實(shí)施例提供一種追蹤電路，用于靜態(tài)隨機(jī)存取存儲器，所述靜態(tài)隨機(jī)存取存儲器包括：靈敏放大器和至少一個(gè)靜態(tài)隨機(jī)存取位單元電路，所述靜態(tài)隨機(jī)存取位單元電路在字線信號控制下漏電；包括：

互相并聯(lián)的多個(gè)使能時(shí)間模擬電路，所述多個(gè)使能時(shí)間模擬電路的輸入端接收所述靜態(tài)隨機(jī)存取存儲器的字線信號的鏡像信號，所述多個(gè)使能時(shí)間模擬電路適于模擬所述靜態(tài)隨機(jī)存取位單元電路的漏電，以得到漏電時(shí)間追蹤信號；

驅(qū)動電路，所述驅(qū)動電路的輸入端連接所述使能時(shí)間模擬電路的輸出端，并根據(jù)所述漏電時(shí)間追蹤信號產(chǎn)生所述靈敏放大器的使能信號。

可選地，所述使能時(shí)間模擬電路包括：

追蹤位單元電路，所述追蹤位單元電路的輸入端連接所述使能時(shí)間模擬電路的輸入端，所述追蹤位單元電路輸出第一邏輯信號；

負(fù)載位單元電路，所述負(fù)載位單元電路的輸入端連接所述追蹤位單元電路的輸出端，所述負(fù)載位單元電路適于為所述追蹤位單元電路提供相當(dāng)于所述靜態(tài)隨機(jī)存取位單元電路的負(fù)載，所述追蹤位單元電路在所述字線信號的鏡像信號控制下驅(qū)動所述負(fù)載位單元電路，以模擬所述靜態(tài)隨機(jī)存取位單元電路的漏電。

可選地，所述使能時(shí)間模擬電路還包括：反相電路，所述反相電路的輸入端連接所述追蹤位單元電路的輸出端，所述反相電路的輸出端輸出所述漏電時(shí)間追蹤信號。

可選地，所述靜態(tài)隨機(jī)存取位單元電路具有第一鎖存點(diǎn)和第二鎖存點(diǎn)，包括：第一nmos晶體管、第二nmos晶體管、第一pmos晶體管、第二pmos晶體管、第三nmos晶體管以及第四nmos晶體管；其中，

所述第一nmos晶體管的柵極連接所述第一pmos晶體管的柵極，并連接所述第二nmos晶體管的漏極以及所述第二pmos晶體管的漏極，所述第 一nmos晶體管的源極接地，所述第一nmos晶體管的漏極連接所述第一pmos晶體管的漏極，并連接所述第二nmos晶體管的柵極以及所述第二pmos晶體管的柵極；

所述第二nmos晶體管的源極接地；所述第一pmos晶體管的源極連接電源；所述第二pmos晶體管的源極連接電源；所述第一nmos晶體管的漏極連接所述第一鎖存點(diǎn)；所述第二nmos晶體管的漏極連接所述第二鎖存點(diǎn)；所述第三nmos晶體管的漏極連接所述第一鎖存點(diǎn)；所述第四nmos晶體管的漏極連接所述第二鎖存點(diǎn)。

可選地，所述追蹤位單元電路包括至少一個(gè)所述靜態(tài)隨機(jī)存取位單元電路，其中，所述靜態(tài)隨機(jī)存取位單元電路中的第一鎖存點(diǎn)連接電源或地；或者，所述靜態(tài)隨機(jī)存取位單元電路中的第二鎖存點(diǎn)連接電源或地；

所述第三nmos晶體管的柵極連接所述字線信號的鏡像信號，所述第三nmos晶體管的漏極輸出所述第一邏輯信號；或者，所述第四nmos晶體管的柵極連接所述字線信號的鏡像信號，所述第四nmos晶體管的漏極輸出所述第一邏輯信號。

可選地，所述負(fù)載位單元電路包括至少一個(gè)所述靜態(tài)隨機(jī)存取位單元電路，其中，所述第三nmos晶體管的柵極接地，所述第三nmos晶體管的漏極輸入所述第一邏輯信號；或者，所述第四nmos晶體管的柵極接地，所述第四nmos晶體管的漏極輸入所述第一邏輯信號。

可選地，所述反相電路包括：第三pmos晶體管和第五nmos晶體管，其中，所述第三pmos晶體管的源極接電源，所述第三pmos晶體管的柵極連接所述第五nmos晶體管的柵極并連接所述反相電路的輸入端，所述第三pmos晶體管的漏極連接所述第五nmos晶體管的漏極并連接所述反相電路的輸出端；所述第五nmos晶體管的源極接地。

可選地，所述驅(qū)動電路包括：

邏輯電路，所述邏輯電路的輸入端連接所述驅(qū)動電路的輸入端，用于對所述漏電時(shí)間追蹤信號進(jìn)行邏輯運(yùn)算，得到第二邏輯信號；

驅(qū)動增強(qiáng)電路，用于增強(qiáng)所述第二邏輯信號的驅(qū)動能力，所述驅(qū)動增強(qiáng) 電路的輸出端輸出所述靈敏放大器的使能信號。

為解決上述技術(shù)問題，本發(fā)明實(shí)施例還提供一種靜態(tài)隨機(jī)存取存儲器，包括以上所述的追蹤電路。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下有益效果：

本發(fā)明實(shí)施例提供的追蹤電路包括：互相并聯(lián)的多個(gè)使能時(shí)間模擬電路，所述多個(gè)使能時(shí)間模擬電路的輸入端接收sram的字線信號的鏡像信號，所述多個(gè)使能時(shí)間模擬電路適于模擬所述靜態(tài)隨機(jī)存取位單元電路的漏電，以得到漏電時(shí)間追蹤信號；所述追蹤電路還包括：驅(qū)動電路，適于根據(jù)所述漏電時(shí)間追蹤信號產(chǎn)生所述靈敏放大器的使能信號。本發(fā)明實(shí)施例追蹤電路通過模擬靜態(tài)隨機(jī)存取位單元電路的漏電，可得所述靈敏放大器的使能信號相對于所述字線信號的鏡像信號的延時(shí)t，并將所述延時(shí)t作為靈敏放大器使能時(shí)間，但是，由于追蹤電路中各器件的制造工藝存在誤差，使得所述靈敏放大器的使能信號相對于所述字線信號的鏡像信號的延時(shí)t具有一定的不確定性，表現(xiàn)為延時(shí)t具有變化區(qū)間δt，在sram中，靈敏放大器的使能時(shí)間需以t+δt為準(zhǔn)，變化區(qū)間δt越小，sram的工作速度越快。相比于現(xiàn)有技術(shù)的追蹤電路，本發(fā)明實(shí)施例采用了互相并聯(lián)的多個(gè)使能時(shí)間模擬電路以共同模擬靜態(tài)隨機(jī)存取位單元電路的漏電，使得所述延時(shí)t的變化區(qū)間δt被有效降低，從而提高sram的速度。

進(jìn)一步而言，本實(shí)施例中的所述追蹤位單元電路可以包括至少一個(gè)所述靜態(tài)隨機(jī)存取位單元電路，所述負(fù)載位單元電路亦可以包括至少一個(gè)所述靜態(tài)隨機(jī)存取位單元電路，使本實(shí)施例更易實(shí)施。

附圖說明

圖1是現(xiàn)有的一種追蹤電路的示意性結(jié)構(gòu)框圖；

圖2是本發(fā)明實(shí)施例追蹤電路的示意性結(jié)構(gòu)框圖；

圖3是本發(fā)明實(shí)施例使能時(shí)間模擬電路的示意性結(jié)構(gòu)框圖；

圖4是本發(fā)明實(shí)施例追蹤位單元電路的電路圖；

圖5是本發(fā)明實(shí)施例負(fù)載位單元電路的電路圖；

圖6是本發(fā)明實(shí)施例反相電路的電路圖；

圖7是本發(fā)明實(shí)施例驅(qū)動電路的示意性結(jié)構(gòu)框圖；

圖8是現(xiàn)有的與本發(fā)明實(shí)施例的追蹤電路中靈敏放大器的使能信號的蒙特卡羅仿真對比圖；

圖9是現(xiàn)有的與本發(fā)明實(shí)施例的追蹤電路中靈敏放大器的使能信號相對于字線信號的鏡像信號的延時(shí)分布對比圖。

具體實(shí)施方式

如背景技術(shù)部分所述，在現(xiàn)有技術(shù)中，sram中的追蹤電路模擬得到的靈敏放大器的使能時(shí)間的變動區(qū)間較大，限制了sram的工作速度。

本申請發(fā)明人對現(xiàn)有技術(shù)進(jìn)行了分析。如圖1所示，現(xiàn)有的追蹤電路100一般包括：使能時(shí)間模擬電路10和驅(qū)動電路20，其中，所述使能時(shí)間模擬電路10接收sram(圖中未示出)的字線信號的鏡像信號dmwl，適于模擬所述靜態(tài)隨機(jī)存取位單元電路的漏電，以得到漏電時(shí)間追蹤信號tracking_signal，所述驅(qū)動電路20適于對所述漏電時(shí)間追蹤信號tracking_signal進(jìn)行邏輯運(yùn)算以及驅(qū)動能力增強(qiáng)，并產(chǎn)生靈敏放大器(圖中未示出)的使能信號sae。所述追蹤電路100通過模擬靜態(tài)隨機(jī)存取位單元電路的漏電，可得所述靈敏放大器的使能信號sae相對于所述字線信號的鏡像信號dmwl的延時(shí)t，延時(shí)t具有變化區(qū)間δt，以t+δt作為靈敏放大器的使能時(shí)間，在現(xiàn)有技術(shù)的追蹤電路100中，所述變化區(qū)間δt主要取決于所述使能時(shí)間模擬電路10，使得所述變化區(qū)間δt較大，使sram的工作速度較慢。

針對以上技術(shù)問題，本發(fā)明實(shí)施例提供了一種追蹤電路，包括：互相并聯(lián)的多個(gè)使能時(shí)間模擬電路，所述多個(gè)使能時(shí)間模擬電路的輸入端接收所述靜態(tài)隨機(jī)存取存儲器的字線信號的鏡像信號，所述多個(gè)使能時(shí)間模擬電路適于模擬所述靜態(tài)隨機(jī)存取位單元電路的漏電，降低了所模擬的靈敏放大器使能時(shí)間的標(biāo)準(zhǔn)差，也就是降低所模擬的靈敏放大器使能時(shí)間的變化區(qū)間的值，從而提高了sram的工作速度。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖2是本發(fā)明實(shí)施例追蹤電路的示意性結(jié)構(gòu)框圖。

如圖2所示，本發(fā)明實(shí)施例追蹤電路200用于sram中，所述sram可以包括：靈敏放大器(圖中未示出)和至少一個(gè)靜態(tài)隨機(jī)存取位單元電路(圖中未示出)，所述靜態(tài)隨機(jī)存取位單元電路在字線信號控制下漏電；追蹤電路200可以包括：互相并聯(lián)的多個(gè)使能時(shí)間模擬電路10，圖4以四個(gè)所述使能時(shí)間模擬電路10并聯(lián)為例，所述四個(gè)使能時(shí)間模擬電路10的輸入端和輸出端均相連，所述四個(gè)使能時(shí)間模擬電路10的輸入端接收sram的字線信號的鏡像信號dmwl，所述四個(gè)使能時(shí)間模擬電路10適于模擬所述靜態(tài)隨機(jī)存取位單元電路的漏電，以得到漏電時(shí)間追蹤信號tracking_signal。

追蹤電路200還可以包括：驅(qū)動電路20，所述驅(qū)動電路20的輸入端連接所述使能時(shí)間模擬電路10的輸出端，并根據(jù)所述漏電時(shí)間追蹤信號tracking_signal產(chǎn)生所述靈敏放大器的使能信號sae。

圖3是本發(fā)明實(shí)施例使能時(shí)間模擬電路的示意性結(jié)構(gòu)框圖；如圖3所示，本發(fā)明實(shí)施例中的使能時(shí)間模擬電路10可以包括：

追蹤位單元電路101，所述追蹤位單元電路101的輸入端連接所述使能時(shí)間模擬電路10的輸入端，所述追蹤位單元電路101輸出第一邏輯信號dbl。

負(fù)載位單元電路102，所述負(fù)載位單元電路102的輸入端連接追蹤位單元電路101的輸出端，所述追蹤位單元電路101在字線信號的鏡像信號dmwl控制下驅(qū)動負(fù)載位單元電路102，以模擬靜態(tài)隨機(jī)存取位單元電路的漏電，即等同于去模擬對靜態(tài)隨機(jī)存取位單元電路所存儲數(shù)據(jù)的讀取操作過程，在sram中，靈敏放大器讀取靜態(tài)隨機(jī)存取位單元電路所存儲的數(shù)據(jù)時(shí)，在字線信號的驅(qū)動下，部分靜態(tài)隨機(jī)存取位單元電路將作為漏電負(fù)載，在本實(shí)施例中，所述負(fù)載位單元電路102即適于為追蹤位單元電路101提供相當(dāng)于靜態(tài)隨機(jī)存取位單元電路的負(fù)載，以達(dá)到與現(xiàn)有的sram中對靜態(tài)隨機(jī)存取位單元電路所存儲的數(shù)據(jù)進(jìn)行讀取的所等同的過程，其中，所述追蹤位單元電路101適于提供以上所述漏電過程的漏電通路。實(shí)際上，所述追蹤位單元電路101與所述負(fù)載位單元電路102模擬靜態(tài)隨機(jī)存取位單元電路的漏電時(shí)，一般不能保證與實(shí)際的靜態(tài)隨機(jī)存取位單元電路的漏電所花費(fèi)的時(shí)間完全相 同，但是，為了保證sram工作的穩(wěn)定性，應(yīng)保證在其可接受的誤差范圍內(nèi)為宜。

在本發(fā)明實(shí)施例中，所述使能時(shí)間模擬電路10還可以包括：反相電路103，所述反相電路103的輸入端連接所述追蹤位單元電路101的輸出端，所述反相電路103的輸出端輸出所述漏電時(shí)間追蹤信號tracking_signal。

圖4是本發(fā)明實(shí)施例追蹤位單元電路的電路圖；如圖4所示，在具體實(shí)施中，所述靜態(tài)隨機(jī)存取位單元電路可以具有第一鎖存點(diǎn)p1和第二鎖存點(diǎn)p2，并且可以包括：第一nmos晶體管mn1、第二nmos晶體管mn2、第一pmos晶體管mp1、第二pmos晶體管mp2、第三nmos晶體管mn3以及第四nmos晶體管mn4。

其中，所述第一nmos晶體管mn1的柵極連接所述第一pmos晶體管mp1的柵極，并連接所述第二nmos晶體管mn2的漏極以及所述第二pmos晶體管mp2的漏極，所述第一nmos晶體管mn1的源極接地vss，所述第一nmos晶體管mn1的漏極連接所述第一pmos晶體管mp1的漏極，并連接所述第二nmos晶體管mn2的柵極以及所述第二pmos晶體管mp2的柵極，所述第二nmos晶體管mn2的源極接地vss，所述第一pmos晶體管mp1的源極連接電源vdd，所述第二pmos晶體管mp2的源極連接電源vdd，所述第一nmos晶體管mn1的漏極連接所述第一鎖存點(diǎn)p1，所述第二nmos晶體管mn2的漏極連接所述第二鎖存點(diǎn)p2，所述第三nmos晶體管mn3的漏極連接所述第一鎖存點(diǎn)p1，所述第四nmos晶體管n4的漏極連接所述第二鎖存點(diǎn)p2。

在具體實(shí)施中，所述追蹤位單元電路101適于在所述字線信號的鏡像信號dmwl的驅(qū)動下，與作為負(fù)載的負(fù)載位單元電路102一起形成漏電通路，在實(shí)際的電路設(shè)計(jì)中，只要所述追蹤位單元電路101與負(fù)載位單元電路102可以配合模擬實(shí)際中sram的靜態(tài)隨機(jī)存取位單元電路的漏電所花費(fèi)的時(shí)間，可以有多種實(shí)施方式，至于負(fù)載位單元電路102所提供的負(fù)載大小，以及追蹤位單元電路101提供的漏電通道數(shù)量，可以在電路設(shè)計(jì)中，視實(shí)際情況而定，本實(shí)施例不做特殊限制。

而為了使本實(shí)施例更易實(shí)施，所述追蹤位單元電路101可以包括至少一個(gè)以上所述靜態(tài)隨機(jī)存取位單元電路。

繼續(xù)參照圖4，在所述追蹤位單元電路101中，可以將所述靜態(tài)隨機(jī)存取位單元電路中的第一鎖存點(diǎn)p1連接電源vdd或地vss，或者，可以將所述靜態(tài)隨機(jī)存取位單元電路中的第二鎖存點(diǎn)p2連接電源vdd或地vss；可以令所述第三nmos晶體管mn3的柵極連接所述字線信號的鏡像信號dmwl，所述第三nmos晶體管mn3的漏極輸出所述第一邏輯信號dbl，或者，可以令所述第四nmos晶體管mn4的柵極連接所述字線信號的鏡像信號dmwl，所述第四nmos晶體管mn4的漏極輸出所述第一邏輯信號dbl。

圖5是本發(fā)明實(shí)施例負(fù)載位單元電路的電路圖；如圖5所示，同樣為了使本實(shí)施例更易實(shí)施，所述負(fù)載位單元電路102可以包括至少一個(gè)所述靜態(tài)隨機(jī)存取位單元電路。

其中，可以令所述第三nmos晶體管mn3的柵極接地vss，所述第三nmos晶體管mn3的漏極輸入所述第一邏輯信號dbl；或者，可以令所述第四nmos晶體管mn4的柵極接地vss，所述第四nmos晶體管mn4的漏極輸入所述第一邏輯信號dbl。

圖6是本發(fā)明實(shí)施例反相電路的電路圖；在具體實(shí)施中，所述反相電路103可以采用本領(lǐng)域技術(shù)人員所熟知的電路結(jié)構(gòu)，即所述反相電路103可以包括：第三pmos晶體管mp3和第五nmos晶體管mn5，其中，所述第三pmos晶體管mp3的源極接電源vdd，所述第三pmos晶體管mp3的柵極連接所述第五nmos晶體管mn5的柵極并連接所述反相電路103的輸入端，所述第三pmos晶體管mp3的漏極連接所述第五nmos晶體管mn5的漏極并連接所述反相電路103的輸出端；所述第五nmos晶體管mn5的源極接地vss。

圖7是本發(fā)明實(shí)施例驅(qū)動電路的示意性結(jié)構(gòu)框圖；在具體實(shí)施中，所述驅(qū)動電路20可以包括：

邏輯電路201，所述邏輯電路201的輸入端連接所述驅(qū)動電路20的輸入端，用于對所述漏電時(shí)間追蹤信號tracking_signal進(jìn)行邏輯運(yùn)算，得到第二邏輯信號tracking_signal_logic；在具體實(shí)施中，所述邏輯電路201可以根據(jù) 使靈敏放大器使能有效的邏輯需求進(jìn)行設(shè)計(jì)。

驅(qū)動增強(qiáng)電路202，用于增強(qiáng)所述第二邏輯信號tracking_signal_logic的驅(qū)動能力，所述驅(qū)動增強(qiáng)電路202的輸出端輸出所述靈敏放大器的使能信號sae。

圖8是現(xiàn)有的與本發(fā)明實(shí)施例的追蹤電路中靈敏放大器的使能信號的蒙特卡羅仿真對比圖，從圖8可以得出，經(jīng)過對現(xiàn)有的與本發(fā)明實(shí)施例的追蹤電路中靈敏放大器的使能信號sae的多次仿真，可以發(fā)現(xiàn)，本發(fā)明實(shí)施例的追蹤電路中所模擬的靈敏放大器的使能時(shí)間的變化區(qū)間較小，從而可以提高sram的工作速度。進(jìn)一步而言，本實(shí)施例采用多路并聯(lián)的使能時(shí)間模擬電路來模擬sram位單元的漏電，其整體表現(xiàn)更接近于使能時(shí)間模擬電路的統(tǒng)計(jì)表現(xiàn)，而不像單個(gè)使能時(shí)間模擬電路一樣由于內(nèi)部器件的誤差而導(dǎo)致表現(xiàn)的偏差較大，因此，可以有效減小靈敏放大器使能時(shí)間的變化區(qū)間。圖9是現(xiàn)有的與本發(fā)明實(shí)施例的追蹤電路中靈敏放大器的使能信號相對于字線信號的鏡像信號的延時(shí)分布對比圖，如圖9所示，可得出現(xiàn)有的與本發(fā)明實(shí)施例的追蹤電路中靈敏放大器的使能信號相對于字線信號的鏡像信號的延時(shí)的標(biāo)準(zhǔn)差分別為2.70和1.56，可說明本發(fā)明實(shí)施例的追蹤電路所模擬的靈敏放大器的使能時(shí)間的變化區(qū)間較小。

為了解決以上所述的技術(shù)問題，本發(fā)明實(shí)施例還提供一種sram，包括以上所述的追蹤電路200。

需要說明的是，本發(fā)明實(shí)施例提供的追蹤電路200應(yīng)不限于某工藝節(jié)點(diǎn)，亦不限于應(yīng)用于sram中，同樣可以適用于sram以外的電路。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。