本發(fā)明涉及抗輻射集成電路設(shè)計技術(shù)領(lǐng)域，尤其是一種基于異構(gòu)雙模冗余的抗輻射加固鎖存器。

背景技術(shù)：

在航空環(huán)境中，由于宇宙射線的影響，會產(chǎn)生各種粒子，包括α粒子，質(zhì)子和中子，當(dāng)這些粒子打到飛行器上，將會使芯片中的電路發(fā)生單粒子瞬態(tài)SET或者單粒子翻轉(zhuǎn)SEU，甚至隨著集成電路尺寸的縮減，會發(fā)生多點(diǎn)翻轉(zhuǎn)MNU。這樣就會使電路存儲的邏輯值發(fā)生翻轉(zhuǎn)，使得電路產(chǎn)生功能性錯誤。因此為了使電路行使正確的功能，就要對電路進(jìn)行抗輻射加固設(shè)計。

鎖存器是常用的時序邏輯器件，所以抗輻射加固設(shè)計一個重要的方面就是對鎖存器加固。目前常用的加固方法主要包括工藝和設(shè)計兩個方面，工藝主要指的是版圖級加固，設(shè)計方面目前經(jīng)典的主要有三模冗余和DICE（Dual-Interlocked storage Cell），但是它們只能容忍單點(diǎn)翻轉(zhuǎn)，而且三模冗余具有較大的面積開銷、延時和功耗。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種能夠容忍單粒子翻轉(zhuǎn)和多點(diǎn)翻轉(zhuǎn)，從而使鎖存器保存正確的邏輯值的基于異構(gòu)雙模冗余的抗輻射加固鎖存器。

為實(shí)現(xiàn)上述目的，本發(fā)明采用了以下技術(shù)方案：一種基于異構(gòu)雙模冗余的抗輻射加固鎖存器，包括第一存儲單元、傳輸單元、第二存儲單元和C單元；所述第一存儲單元由4組晶體管對組成，每對晶體管對由兩個NMOS管和一個PMOS管組成；所述傳輸單元由一個傳輸門TG3、一個反相器INV和一個施密特觸發(fā)器組成；所述第二存儲單元由4組晶體管對組成，其中兩組為兩個NMOS管，一個PMOS管，另外兩組為兩個PMOS管，一個NMOS管；所述C單元由兩個PMOS晶體管和兩個NMOS晶體管組成；所述第一存儲單元、傳輸單元、第二存儲單元的信號輸入端均接輸入信號D，所述第一存儲單元的信號輸出端與C單元的第一信號輸入端相連，所述第二存儲單元的信號輸出端與C單元的第二信號輸入端相連，所述傳輸單元的信號輸出端接C單元的信號輸出端，C單元的信號輸出端作為抗輻射加固鎖存器的輸出端。

所述第一存儲單元所包含的4組晶體管對分別為第一組晶體管對、第二組晶體管對、第三組晶體管對和第四組晶體管對；所述第一組晶體管對由M1管、N1管和N12管組成，M1管的源極接VDD，M1管的柵極接N12管的源極，M1管的漏極和N1管的漏極相連，N1管的源極接GND，N1管的柵極接N4管的漏極，N12管的源極接M1管的柵極，N12管的柵極接CLK時鐘信號，N12管的漏極和M2管的漏極相連；所述第二組晶體管對由M2管、N2管和N23管組成，M2管的源極接VDD，M2管的柵極接N23管的源極，M2管的漏極和N2管的漏極相連，N2管的源極接GND，N2管的源極柵極接N1管的漏極，N23管的源極接M2管的柵極，N23管的柵極接CLK時鐘信號，N23管的漏極和M3管的漏極相連；所述第三組晶體管對由M3管、N3管和N34管組成，M3管的源極接VDD，M3管的柵極接N34管的源極，M3管的漏極和N3管的漏極相連，N3管的源極接GND，N3管的柵極接N2管的漏極，N34管的源極接M3管的柵極，N34管的柵極接CLK時鐘信號，N34管的漏極和M4管的漏極相連；所述第四組晶體管對由M4管、N4管和N41管組成，M4管的源極接VDD，M4管的柵極接N41管的源極，M4管的漏極和N4管的漏極相連，N4管的源極接GND，N4管的柵極接N3管的漏極， N41管的源極接M4管的柵極，N41管的柵極接CLK時鐘信號，N41管的漏極和M1管的漏極相連。

所述傳輸單元的施密特觸發(fā)器由M9管、M10管、M11管、N9管、N10管和N11管組成，所述M9管的源極接VDD，M9管的漏極和M10管的源極相連，M9管的柵極接反相器INV的輸出，M10管的源極與M9管的漏極相連，M10管的柵極接反相器INV的輸出，N9管的源極與N10管的漏極相連，N9管的柵極接反相器INV的輸出，N9管的漏極與C單元的信號輸出端相連，N10管的源極接GND，N10管的柵極接反相器INV的輸出，N10管的漏極與N9的源極相連，M11管的源極接GND，M11管的柵極與N11管的柵極相連，M11管的漏極與M9管的漏極相連，N11管的源極接VDD，N11管的柵極與M11管的柵極相連，N11管的漏極與N10的漏極相連。

所述第二存儲單元包括所包含的4組晶體管對分別為第五組晶體管對、第六組晶體管對、第七組晶體管對和第八組晶體管對；所述第五組晶體管對由M5管、N5管和N34管組成，M5管的源極接VDD，，M5管的柵極接M8管的漏極，，M5管的漏極和N5管的漏極相連，N5管的源極接GND，N5管的柵極和N34管的源極相連，N34管的源極和N5管的柵極相連，N34管的柵極接CLK時鐘信號，N34管的漏極接M6管的漏極；所述第六組晶體管對由M6管、N6管和M45管組成，M6管的源極接VDD，M6管的柵極和M5管的漏極相連，M6管的漏極和N6管的漏極相連，N6管的源極接GND，N6管的柵極接M7管的漏極，M45管的源極和M6管的漏極相連，M45管的柵極接CLKB時鐘信號，M45管的漏極和M7管的柵極相連；所述第七組晶體管對由M7管、N7管和M56管組成，M7管的源極接VDD，M7管的柵極和M45管的漏極相連，M7管的漏極和N7管的漏極相連，N7管的源極接GND，N7管的柵極和N56管的源極相連，N56管的源極和N7管的柵極相連，N56管的柵極接CLK時鐘信號，N56管的漏極和M8管的漏極相連；所述第八組晶體管對由M8管、N8管和M63管組成，M8管的源極接VDD，M8管的柵極和M7管的漏極相連，M8管的漏極和N8管的漏極相連，N8管的源極接GND，N8管的柵極和M5管的漏極相連，M63管的源極和M8管的漏極相連，M63管的柵極接CLKB時鐘信號，M63管的漏極與M5管的柵極相連。

所述C單元包括M11管、M12管、N11管和N12管，M11管的源極接VDD，M11管的柵極與M4管的漏極相連于節(jié)點(diǎn)Q1，M11管的漏極與M12管的源極相連，M12管的源極與M11管的漏極相連，M12管的柵極與M8管的漏極相連于節(jié)點(diǎn)Q2，M12管的漏極接C單元的信號輸出端Q，N11管的源極與N12管的漏極相連，N11管的源極柵極與M8管的漏極相連于節(jié)點(diǎn)Q2，N11管的源極漏極接C單元的信號輸出端，N12管的源極接GND，N12管的柵極與M4管的漏極相連于節(jié)點(diǎn)Q1，N12管的漏極與N11管的源極相連。

所述M1管、M2管、M3管和M4管均為PMOS晶體管，所述N1管、N2管、N3管、N4管、N12管、N23管、N34管和N41管均為NMOS晶體管。

所述M9管、M10管、M11管均為PMOS晶體管，所述N9管、N10管、N11管均為NMOS晶體管。

所述M5管、M6管、M7管、M8管、M45管和M63管均為PMOS晶體管，所述N5管、N6管、N7管、N8管、N34管和N56管均為NMOS晶體管。

所述M11管、M12管為PMOS晶體管，所述N11管、N12管為NMOS晶體管

由上述技術(shù)方案可知，本發(fā)明的優(yōu)點(diǎn)在于：第一，本發(fā)明由于使用了由傳輸門、反相器和施密特觸發(fā)器組成的傳輸路徑，由于施密特觸發(fā)器的SET過濾功能，使得鎖存器在透明期過濾SET脈沖；第二，本發(fā)明使用的第一存儲單元和第二存儲單元都具有容忍單點(diǎn)和雙點(diǎn)翻轉(zhuǎn)的能力，將其與C單元結(jié)合，使鎖存器可以容忍單點(diǎn)翻轉(zhuǎn)和多點(diǎn)翻轉(zhuǎn)，具有很好的容錯性能；第三，本發(fā)明相比較其他可以容忍多點(diǎn)翻轉(zhuǎn)的加固結(jié)構(gòu)，晶體管數(shù)目較少，可以減小面積開銷，功耗和延遲。

附圖說明

圖1為本發(fā)明的電路原理圖；

圖2為圖1中第一存儲單元的電路原理圖；

圖3為圖1中傳輸單元的電路原理圖；

圖4為圖1中第二存儲單元的電路原理圖；

圖5為圖1中C單元的電路原理圖。

具體實(shí)施方式

如圖1所示，一種基于異構(gòu)雙模冗余的抗輻射加固鎖存器，包括第一存儲單元1、傳輸單元2、第二存儲單元3和C單元4；所述第一存儲單元1由4組晶體管對組成，每對晶體管對由兩個NMOS管和一個PMOS管組成；所述傳輸單元2由一個傳輸門TG3、一個反相器INV和一個施密特觸發(fā)器組成；所述第二存儲單元3由4組晶體管對組成，其中兩組為兩個NMOS管，一個PMOS管，另外兩組為兩個PMOS管，一個NMOS管；所述C單元4由兩個PMOS晶體管和兩個NMOS晶體管組成；所述第一存儲單元1、傳輸單元2、第二存儲單元3的信號輸入端均接輸入信號D，所述第一存儲單元1的信號輸出端與C單元4的第一信號輸入端相連，所述第二存儲單元3的信號輸出端與C單元4的第二信號輸入端相連，所述傳輸單元2的信號輸出端接C單元4的信號輸出端，C單元4的信號輸出端作為抗輻射加固鎖存器的輸出端。

如圖2所示，所述第一存儲單元1所包含的4組晶體管對分別為第一組晶體管對、第二組晶體管對、第三組晶體管對和第四組晶體管對；所述第一組晶體管對由M1管、N1管和N12管組成，M1管的源極接VDD，M1管的柵極接N12管的源極，M1管的漏極和N1管的漏極相連，N1管的源極接GND，N1管的柵極接N4管的漏極，N12管的源極接M1管的柵極，N12管的柵極接CLK時鐘信號，N12管的漏極和M2管的漏極相連；所述第二組晶體管對由M2管、N2管和N23管組成，M2管的源極接VDD，M2管的柵極接N23管的源極，M2管的漏極和N2管的漏極相連，N2管的源極接GND，N2管的源極柵極接N1管的漏極，N23管的源極接M2管的柵極，N23管的柵極接CLK時鐘信號，N23管的漏極和M3管的漏極相連；所述第三組晶體管對由M3管、N3管和N34管組成，M3管的源極接VDD，M3管的柵極接N34管的源極，M3管的漏極和N3管的漏極相連，N3管的源極接GND，N3管的柵極接N2管的漏極，N34管的源極接M3管的柵極，N34管的柵極接CLK時鐘信號，N34管的漏極和M4管的漏極相連；所述第四組晶體管對由M4管、N4管和N41管組成，M4管的源極接VDD，M4管的柵極接N41管的源極，M4管的漏極和N4管的漏極相連，N4管的源極接GND，N4管的柵極接N3管的漏極， N41管的源極接M4管的柵極，N41管的柵極接CLK時鐘信號，N41管的漏極和M1管的漏極相連。所述M1管、M2管、M3管和M4管均為PMOS晶體管，所述N1管、N2管、N3管、N4管、N12管、N23管、N34管和N41管均為NMOS晶體管。

如圖3所示，所述傳輸單元2的施密特觸發(fā)器由M9管、M10管、M11管、N9管、N10管和N11管組成，所述M9管的源極接VDD，M9管的漏極和M10管的源極相連，M9管的柵極接反相器INV的輸出，M10管的源極與M9管的漏極相連，M10管的柵極接反相器INV的輸出，N9管的源極與N10管的漏極相連，N9管的柵極接反相器INV的輸出N9管的漏極與C單元4的信號輸出端相連，N10管的源極接GND，N10管的柵極接反相器INV的輸出，N10管的漏極與N9的源極相連，M11管的源極接GND，M11管的柵極與N11管的柵極相連，M11管的漏極與M9管的漏極相連，N11管的源極接VDD，N11管的柵極與M11管的柵極相連，N11管的漏極與N10的漏極相連。所述M9管、M10管、M11管均為PMOS晶體管，所述N9管、N10管、N11管均為NMOS晶體管。

如圖4所示，所述第二存儲單元3包括所包含的4組晶體管對分別為第五組晶體管對、第六組晶體管對、第七組晶體管對和第八組晶體管對；所述第五組晶體管對由M5管、N5管和N34管組成，M5管的源極接VDD，，M5管的柵極接M8管的漏極，，M5管的漏極和N5管的漏極相連，N5管的源極接GND，N5管的柵極和N34管的源極相連，N34管的源極和N5管的柵極相連，N34管的柵極接CLK時鐘信號，N34管的漏極接M6管的漏極；所述第六組晶體管對由M6管、N6管和M45管組成，M6管的源極接VDD，M6管的柵極和M5管的漏極相連，M6管的漏極和N6管的漏極相連，N6管的源極接GND，N6管的柵極接M7管的漏極，M45管的源極和M6管的漏極相連，M45管的柵極接CLKB時鐘信號，M45管的漏極和M7管的柵極相連；所述第七組晶體管對由M7管、N7管和M56管組成，M7管的源極接VDD，M7管的柵極和M45管的漏極相連，M7管的漏極和N7管的漏極相連，N7管的源極接GND，N7管的柵極和N56管的源極相連，N56管的源極和N7管的柵極相連，N56管的柵極接CLK時鐘信號，N56管的漏極和M8管的漏極相連；所述第八組晶體管對由M8管、N8管和M63管組成，M8管的源極接VDD，M8管的柵極和M7管的漏極相連，M8管的漏極和N8管的漏極相連，N8管的源極接GND，N8管的柵極和M5管的漏極相連，M63管的源極和M8管的漏極相連，M63管的柵極接CLKB時鐘信號，M63管的漏極與M5管的柵極相連。所述M5管、M6管、M7管、M8管、M45管和M63管均為PMOS晶體管，所述N5管、N6管、N7管、N8管、N34管和N56管均為NMOS晶體管。

如圖5所示，所述C單元4包括M11管、M12管、N11管和N12管，M11管的源極接VDD，M11管的柵極與M4管的漏極相連于節(jié)點(diǎn)Q1，M11管的漏極與M12管的源極相連，M12管的源極與M11管的漏極相連，M12管的柵極與M8管的漏極相連于節(jié)點(diǎn)Q2，M12管的漏極接C單元4的信號輸出端Q，N11管的源極與N12管的漏極相連，N11管的源極柵極與M8管的漏極相連于節(jié)點(diǎn)Q2，N11管的源極漏極接C單元4的信號輸出端，N12管的源極接GND，N12管的柵極與M4管的漏極相連于節(jié)點(diǎn)Q1，N12管的漏極與N11管的源極相連。所述M11管、M12管為PMOS晶體管，所述N11管、N12管為NMOS晶體管。

以下結(jié)合圖1至5對本發(fā)明作進(jìn)一步的說明。

當(dāng)CLK為高，CLKB為低時，傳輸門TG1、傳輸門TG2、傳輸門TG3、傳輸門TG4和傳輸門TG5導(dǎo)通，鎖存器處于透明期，第一存儲單元1、傳輸單元2、第二存儲單元3導(dǎo)通，輸入信號D經(jīng)過傳輸門TG3、反相器INV和施密特觸發(fā)器，到達(dá)鎖存器的輸出Q。輸入信號D通過傳輸門TG1、傳輸門TG2分別寫入節(jié)點(diǎn)X0,X2，然后將第一存儲單元1的節(jié)點(diǎn)Q1值作為C單元4的輸入。輸入信號D通過傳輸門TG4、傳輸門TG5將信號分別寫入節(jié)點(diǎn)X3,X5，將第二存儲單元3的節(jié)點(diǎn)Q2的值作為C單元4的另外一路輸入，C單元4的兩路輸入分別為Q1,Q2，輸出為鎖存器的輸出Q。

分析本發(fā)明對單粒子瞬態(tài)SET的抵抗能力，當(dāng)CLKB為低電平，CLK為高電平時候，鎖存器處于透明期，這個時候只需要考慮SET的問題，當(dāng)輸入D有SET產(chǎn)生的時候，輸入信號D經(jīng)過傳輸門TG3、反相器INV、施密特觸發(fā)器，產(chǎn)生的SET脈沖會被過濾掉，由于第一存儲單元和第二存儲單元具有雙點(diǎn)自恢復(fù)能力，所以產(chǎn)生的SET脈沖也會被消除，這樣傳遞到輸出端的Q不會受SET的影響。

分析本發(fā)明對單粒子翻轉(zhuǎn)SEU的抵抗能力，當(dāng)CLKB為高電平，CLK為低電平的時候，鎖存器處于鎖存期。只有第一存儲單元1和傳輸單元2是導(dǎo)通的，第一存儲單元1有8個內(nèi)部節(jié)點(diǎn)分別為X0、X1、X2、Q1、BL、CL、QL和AL, 傳輸單元2有8個內(nèi)部節(jié)點(diǎn)分別為X3、X4、X5、Q2、DL、DR、QL1和QR。第一存儲單元1和第二存儲單元3是在DICE結(jié)構(gòu)基礎(chǔ)上改進(jìn)的，都具有單點(diǎn)自恢復(fù)的能力，所以這16個節(jié)點(diǎn)中任何一個節(jié)點(diǎn)發(fā)生SEU，都能夠?qū)崿F(xiàn)自恢復(fù)。

分析本發(fā)明對MNU的抵抗能力，先考慮雙點(diǎn)翻轉(zhuǎn)的情況，一共有16個內(nèi)部節(jié)點(diǎn)。分兩類討論：第一種情況，第一存儲單元1和第二存儲單元3中各有一個節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，因?yàn)榈谝淮鎯卧?和第二存儲單元3都是可以單點(diǎn)自恢復(fù)的，所以雙點(diǎn)翻轉(zhuǎn)可以自恢復(fù)；第二種情況，TDCIE模塊1中有兩個節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)或者第二存儲單元3中有兩個節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)。

對于TDCIE模塊1，共有8個內(nèi)部節(jié)點(diǎn)，可以將其分為兩組，X0、X1、X2和Q1為一組，BL、CL、QL和AL為另外一組，挑出3種典型情況分析一下。當(dāng)(X0,X1,X2,Q1)邏輯值為(0，1，0，1)時，(BL,CL,QL,AL)邏輯值為(1，0，1，0)時：

（1）當(dāng)X0翻轉(zhuǎn)為1，X1翻轉(zhuǎn)為0時，由于CL仍然為0，M2管導(dǎo)通，會使X1恢復(fù)為1，Q1為1，N1管導(dǎo)通，會使X0點(diǎn)邏輯值恢復(fù)為0，完成了一個自恢復(fù)過程；

（2）當(dāng)X0翻轉(zhuǎn)為1，BL翻轉(zhuǎn)為0時，會使N2管導(dǎo)通，X1點(diǎn)邏輯值翻轉(zhuǎn)為0，由于Q1點(diǎn)邏輯值為1，N1管導(dǎo)通，使得X0點(diǎn)邏輯值恢復(fù)為0，CL邏輯值為0，M2管導(dǎo)通，使得X1點(diǎn)邏輯值恢復(fù)為1，完成了一個自恢復(fù)過程；

（3）當(dāng)CL翻轉(zhuǎn)為1，QL翻轉(zhuǎn)為0時，M3管導(dǎo)通，會使X2點(diǎn)邏輯值翻轉(zhuǎn)為1，使得N4管導(dǎo)通，Q1點(diǎn)邏輯值翻轉(zhuǎn)為0，由于AL為0，M4管導(dǎo)通，Q1點(diǎn)邏輯值恢復(fù)為1，又由于X1點(diǎn)邏輯值為1，N3管導(dǎo)通，使得X2點(diǎn)邏輯值恢復(fù)為0，完成了一個自恢復(fù)過程。

對于第二存儲單元3，共有8個內(nèi)部節(jié)點(diǎn)，可以將其分為兩組，X3、X4、X5和Q2為一組，DL、DR、QL1和QR為另外一組，挑出3種典型情況分析一下。當(dāng)(X3,X4,X5,Q2)邏輯值為(0,1,0,1)時，(DL,DR,QL1,QR)為(1，1，1，1)時：

（1）當(dāng)X3翻轉(zhuǎn)為1，X4翻轉(zhuǎn)為0的時，N8管導(dǎo)通，Q2點(diǎn)邏輯值翻轉(zhuǎn)為0，X5點(diǎn)邏輯值為0，M8管導(dǎo)通，Q2點(diǎn)邏輯值由0恢復(fù)到1，DL邏輯為1，N5管導(dǎo)通，X3點(diǎn)邏輯值恢復(fù)為0，這樣M6管就導(dǎo)通，X4點(diǎn)邏輯值恢復(fù)為1，完成了一個自恢復(fù)過程；

（2）當(dāng)X4由1翻轉(zhuǎn)為0，DL由1翻轉(zhuǎn)為0時，X3點(diǎn)為0，M6管導(dǎo)通，X4點(diǎn)邏輯值由1恢復(fù)到0，完成了一個自恢復(fù)過程；

（3）當(dāng)QL1,QR邏輯值由1翻轉(zhuǎn)到0時，M5管導(dǎo)通，X3點(diǎn)邏輯值由0翻轉(zhuǎn)到1，N8管導(dǎo)通，Q2邏輯值由1翻轉(zhuǎn)到0，因?yàn)镈L為1，N5管導(dǎo)通，X3點(diǎn)邏輯值由1恢復(fù)為0，X5點(diǎn)邏輯值為0，M8管導(dǎo)通，Q2點(diǎn)邏輯值由0恢復(fù)到1，完成了一個自恢復(fù)過程。

第一存儲單元1和第二存儲單元3也存在不能自恢復(fù)的情況，比如第一存儲單元1中CL、AL同時翻轉(zhuǎn)時，整個鎖存器的邏輯值發(fā)生翻轉(zhuǎn)。當(dāng)不能容忍雙點(diǎn)翻轉(zhuǎn)的情況，錯誤的邏輯值傳遞到C單元4，會使鎖存器進(jìn)入高阻態(tài)，電路輸出的邏輯值Q依然不受影響。綜合以上分析，本發(fā)明是可以容忍雙點(diǎn)翻轉(zhuǎn)，少數(shù)情況不能實(shí)現(xiàn)自恢復(fù)。

由于第一存儲單元1和第二存儲單元3都是可以雙點(diǎn)翻轉(zhuǎn)自恢復(fù)的，當(dāng)由粒子轟擊導(dǎo)致第一存儲單元1和第二存儲單元3中有一個單元中一個節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，另外一個單元中有兩個節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，或者第一存儲單元1和第二存儲單元3都有兩個節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，這時電路輸出正確的邏輯值，這樣本發(fā)明一定程度上可以容忍3點(diǎn)翻轉(zhuǎn)或者4點(diǎn)翻轉(zhuǎn)。

結(jié)合以上分析可以看出，本發(fā)明可以過濾SET，容忍單粒子翻轉(zhuǎn)SEU，對于雙點(diǎn)翻轉(zhuǎn)，多數(shù)可以實(shí)現(xiàn)自恢復(fù)，3點(diǎn)翻轉(zhuǎn)或者4點(diǎn)翻轉(zhuǎn)，可以實(shí)現(xiàn)部分自恢復(fù)。本發(fā)明可用于航空航天領(lǐng)域的高可靠集成電路鎖存器設(shè)計，對于提升電路穩(wěn)定性具有重要的意義。