一種具有抗噪聲干擾特性的電平移位電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于電子電路技術(shù)領(lǐng)域，具體的說涉及一種具有抗噪聲干擾特性的電平移 位電路。
【背景技術(shù)】
[0002] 高壓功率MOS柵驅(qū)動(dòng)集成電路是HVIC(高壓集成電路）的典型電路之一，由于其 高可靠性，面積小，效果高等特點(diǎn)被廣泛應(yīng)用于家用電器與工業(yè)設(shè)備、航空、航天、武器系統(tǒng) 等方面。HVIC的一個(gè)特性是內(nèi)置高電平位移功能，能夠?qū)碜晕⒖刂破鱌ffM輸入直接轉(zhuǎn)換 至高邊功率器件，但由于HVIC對外部噪聲敏感，因?yàn)槠湫盘柾ㄟ^脈沖信號和SR鎖存器進(jìn)行 轉(zhuǎn)換的，對于這種脈沖驅(qū)動(dòng)HVIC，高dv/dt(dv/dt是電路能夠承受的最大Vs變化率）開關(guān) 驅(qū)動(dòng)IGBT是最危險(xiǎn)的開關(guān)類型，所以其噪聲免疫能力至關(guān)重要。目前，伴隨著系統(tǒng)功耗的 降低，電路需求的開關(guān)速度將會(huì)更高，這造成了恢復(fù)電流的增加和dv/dt的升高。另外，負(fù) Vs噪聲抖動(dòng)也會(huì)給電路造成極大的問題。
[0003] 一種比較經(jīng)典的高壓電平位移電路如圖1所示，包括3個(gè)N型LDMOS管、2個(gè)PMOS 管、2個(gè)齊納二極管、4個(gè)電阻，由于LDMOS耐高壓的特性，該電路通過N型高壓LDMOS管 LDMOSl和LDM0S3及其負(fù)載電阻RUR4進(jìn)行電平位移，可以彌補(bǔ)通常電平位移電路不耐高 壓的缺點(diǎn)，并且具有功耗低的優(yōu)點(diǎn)，尤其針對不同的占空比輸入電壓都可以有效的實(shí)現(xiàn)電 平位移。但是由于該電路需要通過使用V/I/V轉(zhuǎn)換電路來提升其噪聲免疫能力（其結(jié)構(gòu)框 圖如圖2所示），此種電路結(jié)構(gòu)復(fù)雜，需要電路面積大，工藝難度高，并且其噪聲免疫能力有 限。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的，就是針對現(xiàn)有的電平位移電路存在的缺陷，提出一種具有抗 噪聲干擾特性的電平移位電路，其原理框圖如圖3所示，上下兩路窄帶脈沖信號，經(jīng)過本發(fā) 明的電平位移電路進(jìn)行高壓電平位移后，無需通過噪聲消除電路，可直接經(jīng)過RS觸發(fā)器進(jìn) 行信號恢復(fù)。
[0005] 為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：
[0006] -種具有抗噪聲干擾特性的電平移位電路，如圖4所示，該電路由第一LDMOS管 LDM0S1、第二LDMOS管LDM0S2、第一PMOS管MP1、第二PMOS管MP2、第一電容C1、第二電容 C2、第一齊納二極管Dl、第二齊納二極管D2、第一緩沖器Bl和第二緩沖器B2構(gòu)成；其中，第 一LDMOS管LDMOSl的柵極接第一輸入信號，其漏極接第一PMOS管MPl的漏極，其源極接地； 第一PMOS管MPl的柵極接第一緩沖器Bl的輸出端，其源極接高端浮動(dòng)電源VB;第一緩沖器 Bl的輸入接第一電容Cl的一端和第一齊納二極管Dl的正極；第一電容Cl的另一端和第一 齊納二極管Dl的負(fù)極接高端浮動(dòng)電源VB;第一緩沖器Bl的輸入端、第一電容Cl的一端、 第一齊納二極管Dl的正極和第一PMOS管MPl漏極的連接點(diǎn)為第一輸出端；第二LDMOS管 LDM0S2的柵極接第二輸入信號，其漏極接第二PMOS管MP2的漏極，其源極接地；第二PMOS 管MP2的源極接高端浮動(dòng)電源VB，其柵極接第二緩沖器B2的輸出端；第二緩沖器B2的輸 入端接第二電容C2的一端和第二齊納二極管D2的正極；第二電容C2的另一端和第二齊納 二極管D2的負(fù)極接高端浮動(dòng)電源VB;第二緩沖器B2的輸入端、第二電容B2的另一端、第 二齊納二極管D2的正極和第二PMOS管MP2的漏極為第二輸出端。
[0007] 本發(fā)明總的技術(shù)方案，相比現(xiàn)有的高壓電平位移電路使用電阻做負(fù)載，本發(fā)明的 電平位移電路使用電容做負(fù)載，提高了高壓電平位移電路的噪聲免疫能力。如圖1所示結(jié)
負(fù)載電阻的阻值、RpmsSPMOS管的等效電阻阻值）所以本發(fā)明電路中的dv/dt容限更大；
(VL為輸出低電平信號的電壓值），而本電路采用電容做負(fù)載，V產(chǎn)0V。當(dāng)VS〈0V時(shí)，后級電路的VT會(huì)下降，VT' =VT-a 為后級反相器的寬長比）。當(dāng)輸出端產(chǎn)生一 個(gè)低電平信號時(shí)，僅當(dāng)VT' >VL>0V時(shí)有效，當(dāng)VL>VT'時(shí)信號失效，實(shí)際測得傳統(tǒng)電路的VL值為2V，本電路的VL幾乎為0V，因此適應(yīng)負(fù)Vs抖動(dòng)能力更佳
[0008] 本發(fā)明的有益效果為，本設(shè)計(jì)采用自反饋的方式控制負(fù)載電容充放電，簡化了電 路結(jié)構(gòu)，縮小了電路面積，降低了電路功耗，減小了工藝難度。
【附圖說明】
[0009] 圖1為現(xiàn)有的一種經(jīng)典電平位移電路圖；
[0010] 圖2為一種常見的高壓MOS柵驅(qū)動(dòng)電路的原理框圖；
[0011] 圖3為本發(fā)明所述的一種具有抗噪聲干擾特性的電平移位電路的原理框圖；
[0012] 圖4為本發(fā)明所述的一種具有抗噪聲干擾特性的電平移位電路的電路示意圖；
[0013] 圖5為本發(fā)明所述的一種具有抗噪聲干擾特性的電平移位電路的仿真結(jié)果圖；
[0014] 圖6為本發(fā)明所述的一種具有抗噪聲干擾特性的電平移位電路的輸出結(jié)果圖。
【具體實(shí)施方式】
[0015] 下面結(jié)合附圖，詳細(xì)描述本發(fā)明的技術(shù)方案：
[0016] 本發(fā)明的一種具有抗噪聲干擾特性的電平移位電路，如圖4所示，該電路由第一 LDMOS管LDMOSl、第二LDMOS管LDM0S2、第一PMOS管MPl、第二PMOS管MP2、第一電容Cl、第 二電容C2、第一齊納二極管D1、第二齊納二極管D2、第一緩沖器Bl和第二緩沖器B2構(gòu)成； 其中，第一LDMOS管LDMOSl的柵極接第一輸入信號，其漏極接第一PMOS管MPl的漏極，其 源極接地；第一PMOS管MPl的柵極接第一緩沖器Bl的輸出端，其源極接高端浮動(dòng)電源VB; 第一緩沖器Bl的輸入接第一電容Cl的一端和第一齊納二極管Dl的正極；第一電容Cl的 另一端和第一齊納二極管Dl的負(fù)極接高端浮動(dòng)電源VB;第一緩沖器Bl的輸入端、第一電 容Cl的一端、第一齊納二極管Dl的正極和第一PMOS管MPl漏極的連接點(diǎn)為第一輸出端； 第二LDMOS管LDM0S2的柵極接第二輸入信號，其漏極接第二PMOS管MP2的漏極，其源極接 地；第二PMOS管MP2的源極接高端浮動(dòng)電源VB，其柵極接第二緩沖器B2的輸出端；第二緩 沖器B2的輸入端接第二電容C2的一端和第二齊納二極管D2的正極；第二電容C2的另一 端和第二齊納二極管D2的負(fù)極接高端浮動(dòng)電源VB;第二緩沖器B2的輸入端、第二電容C2 的另一端、第二齊納二極管D2的正極和第二PMOS管MP2的漏極為第二輸出端。
[0017] 本發(fā)明的工作原理為：
[0018] 高端電路的高壓部分的電源VB是浮空電壓，最后輸出的高端驅(qū)動(dòng)信號的高電平 為VB，低電平為VB-Velamp (Velamp是齊納二極管的鉗位電壓，齊納二極管耐壓5. 7V~7V，本電 路中為兩個(gè)反向串聯(lián)的齊納二極管）電平位移電路的功能是將高端電路低壓部分的輸出 傳送到高壓部分，該部分電路是驅(qū)動(dòng)電路的關(guān)鍵部分。
[0019] 電路結(jié)構(gòu)左右對稱，以電路左側(cè)為例子進(jìn)行說明，上級電路中的窄帶脈沖信號 (寬度大約200ns)控制著N型LDMOSl管的開啟與關(guān)斷，N型LDMOSl管開啟的時(shí)候，第 一電容Cl的下端積累負(fù)電荷充電，輸出信號為低電平，輸出信號經(jīng)過一個(gè)延遲td后抵達(dá) (LDM0S1管關(guān)斷后信號抵達(dá)）PMOS管MPl的柵極，PMOS管MPl開啟（此時(shí)LDMOSl管已經(jīng)關(guān) 斷），第一電容Cl的下端釋放負(fù)電荷放電，輸出信號跳變?yōu)楦唠娖?，輸出信號?jīng)過一個(gè)延遲 td后抵達(dá)PMOS管MP1的柵極，PMOS管MP1關(guān)閉，當(dāng)N型LDMOS1管關(guān)閉的時(shí)候，輸出端保持 高電平，左右兩路輸出信號分別經(jīng)過一個(gè)Buff后分別連接到RS觸發(fā)器的S、R端，RS觸發(fā) 器的Q端即為電平位移電路輸出電壓。
[0020] 圖5給出了該實(shí)施方式的仿真結(jié)果圖，觀察LDMOS觸發(fā)開啟后，經(jīng)過延時(shí)td，PMOS 觸發(fā)開啟，LDMOS觸發(fā)開啟的上升沿對應(yīng)輸出信號的下降沿，PMOS信號的觸發(fā)開啟上升沿 對應(yīng)輸出信號的上升沿，圖5中輸出信號信號通過觸發(fā)器可以使OUT方波中的高壓電平變 低，實(shí)現(xiàn)下降沿的位移控制。
[0021] 仿真條件為：高壓浮空電源VB=VS+15V;高壓浮空地VS為-VelampV~600V;低壓 電源VCC為15V;電路輸入IN窄帶脈沖信號信號范圍：OV~15V，高壓浮空端（LDM0S漏端） 輸出信號范圍=VB-Velamp~VB;電路輸出OUT方波信號VS~VB。仿真結(jié)果如圖6所示：輸 出VOUT方波信號范圍：VS~VB，達(dá)到了高低電平位移的目的。
[0022] 綜上所述，本發(fā)明所述的一種高壓抗噪聲干擾的電平位移電路可以作為半導(dǎo)體集 成電路功率電子芯片或者驅(qū)動(dòng)芯片中的基本電路，可以實(shí)現(xiàn)對HVIC噪聲免疫能力的提尚 以及電路結(jié)構(gòu)的簡化。
【主權(quán)項(xiàng)】
1. 一種具有抗噪聲干擾特性的電平移位電路，該電路由第一 LDMOS管（LDMOSl)、第二 LDMOS 管（LDM0S2)、第一 PMOS 管（MP1)、第二 PMOS 管（MP2)、第一電容（C1)、第二電容（C2)、 第一齊納二極管（Dl)、第二齊納二極管（D2)、第一緩沖器（BI)和第二緩沖器（B2)構(gòu)成；其 中，第一 LDMOS管（LDMOSl)的柵極接第一輸入信號，其漏極接第一 PMOS管（MPl)的漏極， 其源極接地；第一 PMOS管（MPl)的柵極接第一緩沖器（BI)的輸出端，其源極接高端浮動(dòng)電 源VB ;第一緩沖器（BI)的輸入接第一電容（Cl)的一端和第一齊納二極管（Dl)的正極；第 一電容（Cl)的另一端和第一齊納二極管（Dl)的負(fù)極接高端浮動(dòng)電源VB ;第一緩沖器（BI) 的輸入端、第一電容（Cl)的一端、第一齊納二極管（Dl)的正極和第一PMOS管（MPl)漏極的 連接點(diǎn)為第一輸出端；第二LDMOS管（LDM0S2)的柵極接第二輸入信號，其漏極接第二PMOS 管（MP2)的漏極，其源極接地；第二PMOS管（MP2)的源極接高端浮動(dòng)電源VB，其柵極接第 二緩沖器（B2)的輸出端；第二緩沖器（B2)的輸入端接第二電容（C2)的一端和第二齊納二 極管（D2)的正極；第二電容（C2)的另一端和第二齊納二極管（D2)的負(fù)極接高端浮動(dòng)電源 VB ;第二緩沖器（B2)的輸入端、第二電容（C2)的另一端、第二齊納二極管（D2)的正極和第 二PMOS管（MP2)的漏極為第二輸出端。
【專利摘要】本發(fā)明屬于電子電路技術(shù)領(lǐng)域，具體的說涉及一種具有抗噪聲干擾特性的電平移位電路。本發(fā)明的電路，相比傳統(tǒng)的電平移位電路的區(qū)別主要為，傳統(tǒng)的高壓電平位移電路使用電阻做負(fù)載，本發(fā)明的電平位移電路使用電容做負(fù)載，提高了高壓電平位移電路的噪聲免疫能力。本發(fā)明的有益效果為，本設(shè)計(jì)采用自反饋的方式控制負(fù)載電容充放電，簡化了電路結(jié)構(gòu)，縮小了電路面積，降低了電路功耗，減小了工藝難度。
【IPC分類】H03K19/0175
【公開號】CN105024684
【申請?zhí)枴緾N201510476899
【發(fā)明人】方健, 劉力榮, 任少東, 姚易寒, 鐘皓月
【申請人】電子科技大學(xué)
【公開日】2015年11月4日
【申請日】2015年8月6日