一種基于延時(shí)單元的自恢復(fù)抗單粒子鎖存器結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，尤其設(shè)及集成電路的抗福射加固設(shè)計(jì)領(lǐng)域，具體 為一種基于延時(shí)單元的自恢復(fù)抗單粒子鎖存器結(jié)構(gòu)。
【背景技術(shù)】
[0002] 隨著集成電路(IC)的不斷發(fā)展，工藝尺寸和電源電壓不斷降低，在IC設(shè)計(jì)中，提供 更低的功耗和更高的性能的同時(shí)，也對(duì)忍片的穩(wěn)定性提出了更高的要求。特別是在一些特 殊環(huán)境如太空中等等，a粒子束W及中子等高能粒子束的撞擊，可能會(huì)誘發(fā)電路內(nèi)的單粒子 效應(yīng)(Single Event Effect, S?。瑥亩痣娐窢顟B(tài)發(fā)生錯(cuò)誤，嚴(yán)重時(shí)會(huì)導(dǎo)致系統(tǒng)運(yùn)行 崩潰。
[0003] 其中，單粒子翻轉(zhuǎn)（Single Event Upset, SEU)和單粒子瞬態(tài)（Single Event Transient, SET)是引起數(shù)字電路軟錯(cuò)誤的重要誘因。沈U主要指發(fā)生在諸如觸發(fā)器、存儲(chǔ) 器W及寄存器等存儲(chǔ)單元中存儲(chǔ)狀態(tài)的翻轉(zhuǎn)引發(fā)電路軟錯(cuò)誤，而SET則主要是指發(fā)生在 組合邏輯電路的節(jié)點(diǎn)上產(chǎn)生的瞬態(tài)故障脈沖，脈沖經(jīng)過組合邏輯路徑傳播，有可能被鎖存 器或觸發(fā)器捕獲從而導(dǎo)致軟錯(cuò)誤的發(fā)生。
[0004] 傳統(tǒng)的抗福射加固技術(shù)主要集中于針對(duì)發(fā)生在存儲(chǔ)單元中的SEU，近年來有研究 表明，隨著數(shù)字集成電路的時(shí)鐘頻率不斷上升，特征尺寸的不斷減小，SET脈沖的影響越來 越占據(jù)了關(guān)鍵的地位。在較高頻率時(shí)，由SET引發(fā)的故障占據(jù)了主要的地位，其原因在于， 特征尺寸越來越小，導(dǎo)致節(jié)點(diǎn)電容降低使得組合邏輯的節(jié)點(diǎn)更容易受外部高能粒子影響產(chǎn) 生瞬態(tài)故障脈沖，而不斷上升的時(shí)鐘頻率則意味著運(yùn)些脈沖更加容易被鎖存器或觸發(fā)器所 捕獲從而產(chǎn)生軟錯(cuò)誤。
[0005] 為了降低電路的功耗開銷，許多電路設(shè)計(jì)都會(huì)使用口控時(shí)鐘技術(shù)，通過關(guān)閉忍片 上暫時(shí)用不到的功能，實(shí)現(xiàn)能量節(jié)省的目的。在口控時(shí)鐘電路中，時(shí)鐘長(zhǎng)時(shí)間維持一個(gè)恒定 的值，并且該時(shí)間間隔可能遠(yuǎn)大于一個(gè)時(shí)鐘周期。如果此時(shí)鎖存器的某個(gè)節(jié)點(diǎn)因?yàn)榱Ｗ愚Z 擊而進(jìn)入高阻態(tài)，那么該節(jié)點(diǎn)就會(huì)因?yàn)樾孤╇娏鞒?放電作用而逐漸跳變到錯(cuò)誤的邏輯狀 態(tài)，進(jìn)而引發(fā)軟錯(cuò)誤。大部分的傳統(tǒng)加固鎖存器設(shè)計(jì)采用了 C單元電路來屏蔽軟錯(cuò)誤，當(dāng)粒 子轟擊C單元電路的輸入時(shí)，輸出節(jié)點(diǎn)很容易進(jìn)入高阻態(tài)，進(jìn)而由于泄漏電流引發(fā)軟錯(cuò)誤。 所W說運(yùn)些鎖存器不具有自恢復(fù)功能，不能夠適用于口控時(shí)鐘電路。
[0006] 因此，希望提出一種新型的加固鎖存器，能夠容忍鎖存器內(nèi)部發(fā)生的SKJW及從組 合邏輯電路傳來的SET，還具有自恢復(fù)功能。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明提供了一種基于延時(shí)單元的自恢復(fù)抗單粒子鎖存器結(jié)構(gòu)，該鎖存器結(jié)構(gòu)不 但能夠容忍單粒子翻轉(zhuǎn)，還能夠容忍單粒子瞬態(tài)，避免了高能福射粒子引發(fā)鎖存器數(shù)據(jù)翻 轉(zhuǎn)進(jìn)而導(dǎo)致電路失效的問題，極大地提高了電路的可靠性。
[000引本發(fā)明采用的技術(shù)方案是： 一種基于延時(shí)單元的自恢復(fù)抗單粒子鎖存器結(jié)構(gòu)，其特征在于，包括兩個(gè)鐘控反相器 結(jié)構(gòu)、四個(gè)雙輸入反相器結(jié)構(gòu)、兩個(gè)傳輸口結(jié)構(gòu)、一個(gè)延時(shí)單元結(jié)構(gòu)（4)和一個(gè)C單元結(jié)構(gòu) (5);所述的兩個(gè)鐘控反相器結(jié)構(gòu)依次為第一鐘控反相器（11)、第二鐘控反相器（12);四個(gè) 雙輸入反相器結(jié)構(gòu)依次為第一雙輸入反相器(21)、第二雙輸入反相器(22)、第=雙輸入反 相器(23)、第四雙輸入反相器（24);兩個(gè)傳輸口結(jié)構(gòu)依次為第一傳輸口（31)、第二傳輸口 (32);其中每個(gè)雙輸入反相器結(jié)構(gòu)均含有第一信號(hào)輸入端、第二信號(hào)輸入端和信號(hào)輸出端； 其中C單元結(jié)構(gòu)含有第一信號(hào)輸入端、第二信號(hào)輸入端和信號(hào)輸出端;其中，第一鐘控反相 器(11)的信號(hào)輸入端為本鎖存器的數(shù)據(jù)輸入端，第一鐘控反相器(11)的信號(hào)輸出端分別與 第一雙輸入反相器(21)的第一信號(hào)輸入端、第立雙輸入反相器(23)的第二信號(hào)輸入端、第 一傳輸口（31)的信號(hào)輸出端、C單元結(jié)構(gòu)（5)的第一信號(hào)輸入端相連接；第二鐘控反相器 (12)的信號(hào)輸入端為本鎖存器的數(shù)據(jù)輸入端，第二鐘控反相器(12)的信號(hào)輸出端分別與第 一雙輸入反相器(21)的第二信號(hào)輸入端、第立雙輸入反相器(23)的第一信號(hào)輸入端、第二 傳輸口（32)的信號(hào)輸入端相連接;第一雙輸入反相器(21)的信號(hào)輸出端分別與第二雙輸入 反相器(22)的第二信號(hào)輸入端、第四雙輸入反相器(24)的第一信號(hào)輸入端相連接;第=雙 輸入反相器(23)的信號(hào)輸出端分別與第二雙輸入反相器(22)的第一信號(hào)輸入端、第四雙輸 入反相器(24)的第二信號(hào)輸入端相連接;第二雙輸入反相器(22)的信號(hào)輸出端與第一傳輸 口（ 31)的信號(hào)輸入端相連接;第四雙輸入反相器(24 )的信號(hào)輸出端分別與第二傳輸口（ 32 ) 的信號(hào)輸出端和延時(shí)單元(4)的信號(hào)輸入端相連接;延時(shí)單元(4)的信號(hào)輸出端和C單元結(jié) 構(gòu)巧）的第二信號(hào)輸入端相連接;C單元結(jié)構(gòu)巧)的信號(hào)輸出端為本鎖存器的數(shù)據(jù)輸出端;所 述的第一鐘控反相器(11)、第二鐘控反相器(12)具有相同的時(shí)鐘;第一傳輸口（31)、第二傳 輸口（32)具有相同的時(shí)鐘。
[0009] 所述的一種基于延時(shí)單元的自恢復(fù)抗單粒子鎖存器結(jié)構(gòu)，其特征在于，所述的雙 輸入反相器結(jié)構(gòu)由第一PMOS管MPl和第一NMOS管MNl組成;其中，第一PMOS管MPl的漏極與第 一醒OS管麗1的漏極相連，為雙輸入反相器結(jié)構(gòu)的信號(hào)輸出端;第一 PMOS管MPl的柵極接雙 輸入反相器結(jié)構(gòu)的第一信號(hào)輸入端，第一 NMOS管MNl的柵極接雙輸入反相器結(jié)構(gòu)的第二信 號(hào)輸入端；第一 PMOS管MPl的源極接電源V抓，第一匪OS管MNl的源極接地；第一 PMOS管MPl的襯底接電源VDD，第一NMOS管MNl的襯底接地。
[0010] 所述的一種基于延時(shí)單元的自恢復(fù)抗單粒子鎖存器結(jié)構(gòu)，其特征在于，所述的延 時(shí)單元結(jié)構(gòu)由4個(gè)反相器串聯(lián)組成，所述的反相器包括第一 PMOS管MPl和第一醒OS管麗1，第 一PMOS管MPl的源極與電源VDD相連，第一PMOS管MPl的漏極與第一醒OS管麗1的漏極相 連，形成信號(hào)輸出端;第一醒OS管麗1的源極接地;第一 PMOS管MPl與第一 NMOS管麗1的柵極 相連，形成信號(hào)輸入端;所述的延時(shí)單元結(jié)構(gòu)由第一反相器II、第二反相器12、第=反相器 13和第四反相器14相級(jí)聯(lián)組成，第一反相器Il的信號(hào)輸出端與第二反相器12的輸入端相 連，第二反相器12的信號(hào)輸出端與第=反相器13的輸入端相連，第=反相器13的信號(hào)輸出 端與第四反相器14的輸入端相連，第一反相器Il的信號(hào)輸入端為整個(gè)信號(hào)延時(shí)電路的輸入 端，第四反相器14的輸出端為整個(gè)信號(hào)延時(shí)電路的信號(hào)輸出端。
[0011] 所述的一種基于延時(shí)單元的自恢復(fù)抗單粒子鎖存器結(jié)構(gòu)，其特征在于，所述C單元 結(jié)構(gòu)由第一PMOS管MPl、第二PMOS管MP2、第一醒OS管麗1和第二NMOS管麗2組成；其中，第一 PMOS管MPl的柵極與第一 NMOS管麗1的柵極相連接，第一 PMOS管MPl的柵極與第一 NMOS管麗1 柵極之間的節(jié)點(diǎn)為C單元電路的第一信號(hào)輸入端;第一 PMOS管MPl的漏極與第二PMOS管MP2 的源極相連接;第二PMOS管MP2的柵極與第二NMOS管MN2的柵極相連接，第二PMOS管MP2的柵 極與第二NMOS管麗2柵極之間的節(jié)點(diǎn)為C單元電路的第二信號(hào)輸入端;第二PMOS管MP2的漏 極與第一醒OS管麗1的漏極相連接，第二PMOS管MP2的漏極與第一醒OS管麗1的漏極之間的 節(jié)點(diǎn)為C單元電路的信號(hào)輸出入端;第一 NMOS管MNl的襯底接地;第一 NMOS管MNl的源極與第 二NMOS管MN2的漏極相連接，第二NMOS管MN2的源極W及第二NMOS管MN2的襯底均接地;第一 PMOS管MPl的源極、第一 PMOS管MPl的襯底和第二PMOS管MP2的襯底分別與電源VD時(shí)目連接。
[0012] 與現(xiàn)有技術(shù)相比，本發(fā)明提供的技術(shù)方案有如下優(yōu)點(diǎn)： 本發(fā)明能夠同時(shí)容忍鎖存器內(nèi)部發(fā)生的SKJW及從組合邏輯電路傳來的SET;具有自恢 復(fù)功能，能夠適用于口控時(shí)鐘電路;具有結(jié)構(gòu)簡(jiǎn)單、可靠性高、面積開銷和功耗開銷小的優(yōu) 點(diǎn)。
【附圖