能夠抵抗雙節(jié)點(diǎn)翻轉(zhuǎn)的時(shí)域加固鎖存器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及抗輻射集成電路設(shè)計(jì)領(lǐng)域，尤其設(shè)計(jì)采用時(shí)域冗余和空間冗余技術(shù)對(duì)時(shí)序電路進(jìn)行加固。從而使時(shí)序電路具有抗單粒子翻轉(zhuǎn)(Single event upset，SEU)和多比特翻轉(zhuǎn)(Multiple-bit upsets，MBUs)的能力。具體講，涉及能夠抵抗雙節(jié)點(diǎn)翻轉(zhuǎn)的時(shí)域加固鎖存器。
技術(shù)背景
[0002]對(duì)于應(yīng)用于空間環(huán)境中的數(shù)字電路，特別是時(shí)序電路，單粒子翻轉(zhuǎn)(Single eventupset)的發(fā)生會(huì)嚴(yán)重影響芯片功能的正確性。隨著集成電路尺寸的減小以及芯片供電電壓的下降，多比特翻轉(zhuǎn)(Multiple-bit upsets)發(fā)生的幾率正在逐步上升，從而影響電路的性會(huì)K。
[0003]針對(duì)SEU的防護(hù)，可以采用電路設(shè)計(jì)的手段對(duì)電路進(jìn)行加固。而冗余手段又是基于電路設(shè)計(jì)對(duì)其進(jìn)行加固的一種主要的方法。例如，三模冗余就是基于冗余手段采用電路設(shè)計(jì)的方法對(duì)電路進(jìn)行加固的一種方法。它是將輸入信號(hào)復(fù)制成三份，然后送入表決器進(jìn)行表決。這種方法可以有效的抵抗SEU的發(fā)生而不能對(duì)電路進(jìn)行多節(jié)點(diǎn)加固。DICE結(jié)構(gòu)也能夠抵抗SEU，但是不能夠?qū)斎胄盘?hào)進(jìn)行加固。針對(duì)于MBUs的防護(hù)，已經(jīng)成為現(xiàn)在研究的重點(diǎn)。但是相關(guān)的報(bào)道為之甚少。已有的能夠抵抗MBUs的鎖存器或者在單個(gè)輻射粒子不會(huì)造成不同阱中的敏感節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn)的假設(shè)下提出的，或者不能抵抗輸入信號(hào)上的單粒子脈沖(Single event Transient, SET)。

【發(fā)明內(nèi)容】

[0004]為克服現(xiàn)有技術(shù)的不足，本發(fā)明的目的是提供一種能夠抵抗雙節(jié)點(diǎn)翻轉(zhuǎn)的鎖存器。該鎖存器不僅能夠抵抗雙節(jié)點(diǎn)翻轉(zhuǎn)，而且能夠抵抗輸入線和時(shí)鐘線上的SET，并且能夠使鎖存器的存儲(chǔ)狀態(tài)不會(huì)發(fā)生改變。為此，本發(fā)明采取的技術(shù)方案是，能夠抵抗雙節(jié)點(diǎn)翻轉(zhuǎn)的時(shí)域加固鎖存器，由3個(gè)二輸入保護(hù)門(Double Input Guard_gate, DIG)，4個(gè)延時(shí)單元，2個(gè)傳輸門，2個(gè)反相器和I個(gè)三選二多路選擇器組成；輸入D經(jīng)過(guò)一個(gè)反相器和一個(gè)低電平導(dǎo)通的傳輸門后的節(jié)點(diǎn)為1，節(jié)點(diǎn)I和其經(jīng)過(guò)第一個(gè)延時(shí)單元后的節(jié)點(diǎn)2共同作為第一個(gè)二輸入保護(hù)門的輸入；節(jié)點(diǎn)I和其經(jīng)過(guò)第二個(gè)延時(shí)單元后的節(jié)點(diǎn)3共同作為第二個(gè)二輸入保護(hù)門的輸入；節(jié)點(diǎn)I和其經(jīng)過(guò)第三個(gè)延時(shí)單元后的節(jié)點(diǎn)4共同作為第三個(gè)二輸入保護(hù)門的輸入；第一、二、三個(gè)二輸入保護(hù)門的輸出節(jié)點(diǎn)依次是5、6、7，它們也是三選二多路選擇器的輸入，三選二多路選擇器的輸出節(jié)點(diǎn)為8，節(jié)點(diǎn)8經(jīng)過(guò)第四個(gè)延時(shí)單元和一個(gè)高電平導(dǎo)通的傳輸門后反饋至節(jié)點(diǎn)I ;節(jié)點(diǎn)I連接一個(gè)反相器后輸出，輸出節(jié)點(diǎn)為Q。
[0005]二輸入保護(hù)門為其晶體管級(jí)結(jié)構(gòu)，兩個(gè)PMOS管PMl、PM2和兩個(gè)NMOS管匪1、匪2構(gòu)成，PM1、PM2串聯(lián)、匪2、匪I依次串聯(lián)，PMl的源級(jí)接VDD，PM2的漏極接匪2的漏極，匪I的源級(jí)接GND，PM1和匪I的柵極作為一個(gè)輸入Inl，PM2和匪2的柵極作為另一個(gè)輸入In2，PM2和匪2的漏極作為輸出O。
[0006]延時(shí)單元結(jié)構(gòu)為兩個(gè)反相器中間連一個(gè)PMOS管P2和一個(gè)NMOS管N2，晶體管P1、NI和P3、N3分別構(gòu)成兩組反相器，其中PU P3的源級(jí)接VDD, N1、N3的源級(jí)接GND, PU NI的漏端相連記做節(jié)點(diǎn)M，M再連接P2、N2、P3、N3的柵端，P2的源漏級(jí)均接VDD，N2的源漏級(jí)均接GND，P1、N1的柵端相連作為延遲單元的輸入端In，P3、N3的漏端相連作為延遲單元的輸出端Out。
[0007]與已有技術(shù)相比，本發(fā)明的技術(shù)特點(diǎn)與效果:
[0008]本發(fā)明是通過(guò)結(jié)構(gòu)設(shè)計(jì)的手段對(duì)電路進(jìn)行加固的，因此能夠抵抗由于單個(gè)輻射粒子造成的不同阱中兩個(gè)敏感節(jié)點(diǎn)的同時(shí)翻轉(zhuǎn)，從而使鎖存器的存儲(chǔ)狀態(tài)不會(huì)發(fā)生改變。
[0009]本發(fā)明由于在傳輸門Tl之后插入了延遲單元，因此可以抵抗發(fā)生在輸入信號(hào)上的SET，是一款時(shí)域加固器件。
【附圖說(shuō)明】
[0010]圖1 一種能夠抵抗雙節(jié)點(diǎn)翻轉(zhuǎn)的時(shí)域加固鎖存器結(jié)構(gòu)；
[0011]圖2 (a) DIG的晶體管級(jí)結(jié)構(gòu)，(b)DIG的邏輯符號(hào)，(C)DIG的時(shí)序圖;
[0012]圖3延時(shí)單元的晶體管結(jié)構(gòu)。
【具體實(shí)施方式】
[0013]使用如圖1所示的電路結(jié)構(gòu)。該鎖存器由3個(gè)二輸入保護(hù)門(Double InputGuard_gate, DIG)，4個(gè)延時(shí)單元，2個(gè)傳輸門，2個(gè)反相器和I個(gè)三選二多路選擇器組成。輸入D經(jīng)過(guò)一個(gè)反相器和一個(gè)低電平導(dǎo)通的傳輸門后的節(jié)點(diǎn)為1，I和其經(jīng)過(guò)第一個(gè)延時(shí)單元后的節(jié)點(diǎn)2共同作為DIG A的輸入。I和其經(jīng)過(guò)第二個(gè)延時(shí)單元后的節(jié)點(diǎn)3共同作為DIGB的輸入。I和其經(jīng)過(guò)第三個(gè)延時(shí)單元后的節(jié)點(diǎn)4共同作為DIG C的輸入。A、B、C的輸出節(jié)點(diǎn)依次是5、6、7，它們也是三選二多路選擇器的輸入，輸出節(jié)點(diǎn)為8，8經(jīng)過(guò)第四個(gè)延時(shí)單元和一個(gè)高電平導(dǎo)通的傳輸門后反饋至I節(jié)點(diǎn)。I節(jié)點(diǎn)連接一個(gè)反相器后輸出，輸出節(jié)點(diǎn)為Q0由于將DIG其中的一個(gè)輸入延遲一定的時(shí)間，可以達(dá)到過(guò)濾發(fā)生的單個(gè)SET的效果。因此本結(jié)構(gòu)可以能夠有效的抵抗SEU。
[0014]其中的DIG(如圖2(a)所示為其晶體管級(jí)結(jié)構(gòu)，(b)為其邏輯符號(hào)，(C)為其時(shí)序圖)使用兩個(gè)PMOS和兩個(gè)NMOS串聯(lián)，PMl和PM2串聯(lián)，匪I和匪2串聯(lián)，PMl的源級(jí)接VDD，PM2的漏極接匪2的漏極，匪I的源級(jí)接GND，PMl和匪I的柵極作為一個(gè)輸入Inl，PM2和匪2的柵極作為另一個(gè)輸入In2，PM2和匪2的漏極作為輸出O。DIG在兩個(gè)輸入不相同時(shí)的輸出為高阻態(tài)。在兩個(gè)輸入信號(hào)相同時(shí)，該單元的功能與反相器的功能一致。
[0015]其中的延時(shí)單元結(jié)構(gòu)(如圖3所示為其晶體管級(jí)結(jié)構(gòu))為兩個(gè)反相器中間連一個(gè)PMOS和一個(gè)NM0S。晶體管P1、N1和P3、N3分別構(gòu)成兩組反相器，其中P1、P3的源級(jí)接VDD，N1、N3的源級(jí)接GND，PU NI的漏端相連記做節(jié)點(diǎn)M，M再連接P2、N2、P3、N3的柵端，P2的源漏級(jí)均接VDD，N2的源漏級(jí)均接GND，PU NI的柵端相連作為延遲單元的輸入端In，P3、N3的漏端相連作為延遲單元的輸出端Ou