一種抗單粒子多節(jié)點翻轉的鎖存器的制造方法
【技術領域】
[0001]本發(fā)明涉及集成電路設計領域，特別是涉及集成電路的抗輻照加固設計領域，具體為一種抗單粒子多節(jié)點翻轉的鎖存器。
【背景技術】
[0002]在空間輻射環(huán)境中，存在著大量的高能粒子(質子、α粒子等)，是威脅航天電子設備可靠性的重要原因。當單個輻射粒子穿過硅片時，會在行進路徑上電離產生大量的電子-空穴對，如果這些電子-空穴對位于反向偏置的PN結中，就會發(fā)生電荷收集，形成瞬態(tài)的干擾電流，導致電路節(jié)點的邏輯狀態(tài)發(fā)生變化。該現(xiàn)象稱為單粒子效應，它是引起集成電路軟錯誤的主要原因，嚴重影響電路的可靠性。在時序元件(如鎖存器)中，單粒子效應主要表現(xiàn)為單粒子翻轉和單粒子多節(jié)點翻轉。單粒子翻轉可以解釋為，單粒子產生的電荷被鎖存器中的一個節(jié)點收集，該節(jié)點邏輯狀態(tài)發(fā)生變化，導致鎖存器鎖存的數(shù)據(jù)發(fā)生翻轉。單粒子多節(jié)點翻轉可以解釋為，單粒子產生的電荷在鎖存器的兩個節(jié)點之間共享，兩個節(jié)點邏輯狀態(tài)同時發(fā)生變化，也導致鎖存器鎖存的數(shù)據(jù)發(fā)生翻轉。
[0003]在集成電路發(fā)展的早期，電路節(jié)點間的間距比較大，電荷共享還不明顯，因此單粒子翻轉占據(jù)主導地位。于是出現(xiàn)了許多抗單粒子翻轉的加固時序元件。隨著集成電路的不斷發(fā)展，晶體管尺寸逐漸縮減，電路節(jié)點之間的間距越來越小。這導致單粒子產生的電荷被兩個節(jié)點共享的概率增大，單粒子多節(jié)點翻轉變得更加嚴重。這對集成電路的抗輻照加固設計提出了更高的要求，抗單粒子多節(jié)點翻轉的加固設計成為研宄熱點。
[0004]一種典型的抗輻照加固設計方法是將鎖存器復制成三份，即三模冗余鎖存器。該鎖存器通過數(shù)據(jù)的冗余備份，達到了抗單粒子翻轉的目的。也就是說，任何一個鎖存器模塊出現(xiàn)故障，并不會影響最終的輸出結果。但該鎖存器并不具備抗單粒子多節(jié)點翻轉的能力，當兩個鎖存器模塊同時受到影響時，整個鎖存器將輸出錯誤的數(shù)據(jù)。而且該鎖存器存在大量的冗余，面積和功耗開銷非常大，不適合低開銷低加固成本的應用。除此之外，還有許多抗單粒子翻轉的加固時序元件，它們只能容忍單粒子翻轉，并不具備抗單粒子多節(jié)點翻轉的能力。
[0005]D.R.Blum等人在The 51st IEEE Internat1nal Midwest Symposium on Circuitsand Systems (第51屆IEEE電路與系統(tǒng)中西部國際會議)上發(fā)表的“Multiple Node UpsetMitigat1n in TPDICE-Based Pipeline Memory Structures”(基于 TPDICE 的緩解多節(jié)點翻轉的流水存儲結構)(2008年，第314~317頁)提出了一種TPDICE存儲結構。該電路基于三模互鎖的電路設計思想和敏感節(jié)點對分離的版圖設計思想，能夠容忍單粒子多節(jié)點翻轉。類似于DICE的雙模互鎖，TroiCE運用三?；ユi以防護單粒子多節(jié)點翻轉，但仍然存在一些敏感節(jié)點對對雙節(jié)點翻轉敏感。為此，通過版圖設計，將這些敏感節(jié)點對在空間上進行分離，以降低雙節(jié)點翻轉的概率。TPDICE雖然具有抗單粒子多節(jié)點翻轉的能力，但依賴于版圖設計，并沒有在電路設計層面完全解決雙節(jié)點翻轉的問題。

【發(fā)明內容】

[0006]針對上述已有加固技術存在的不足，本發(fā)明的目的是提供一種新穎的抗輻照加固鎖存器。該鎖存器不但能夠容忍單粒子翻轉，還能夠容忍單粒子多節(jié)點翻轉，避免了高能輻射粒子引發(fā)鎖存器數(shù)據(jù)翻轉進而導致電路失效的問題，極大地提高了電路的可靠性。
[0007]本發(fā)明采用的技術方案是:
本發(fā)明提供了一種抗單粒子多節(jié)點翻轉的鎖存器。該鎖存器包括六個傳輸門、六個CWSP單元和一個表決器(3)，還包括數(shù)據(jù)輸入端(D)、數(shù)據(jù)輸出端(Q)和兩個時鐘信號輸入端；兩個時鐘信號輸入端依次為第一時鐘信號輸入端(CLK)和第二時鐘信號輸入端(CLKB)，分別輸入相位相反的兩項時鐘；所述六個傳輸門依次為第一傳輸門(11)、第二傳輸門(12)、第三傳輸門(13)、第四傳輸門(14)、第五傳輸門(15)和第六傳輸門(16);六個CffSP單元依次為第一 CWSP單元(21)、第二 CWSP單元(22)、第三CWSP單元(23)、第四CWSP單元(24)、第五CWSP單元(25)和第六CWSP單元(26);每個CWSP單元均含有第一信號輸入端(IN1)、第二信號輸入端(IN2)和信號輸出端(OUT);表決器(3)含有第一信號輸入端(INl)、第二信號輸入端(IN2)、第三信號輸入端(IN3)和信號輸出端(OUT);所述六個傳輸門、六個CWSP單元和一個表決器(3)均使用相同的電源；其中，第一傳輸門(11)、第二傳輸門(12)和第三傳輸門(13)的信號輸入端為本鎖存器的數(shù)據(jù)輸入端(D);第一傳輸門(11)的信號輸出端分別與第一 CWSP單元(21)的第一信號輸入端(INl)、第二 CWSP單元(22)的第一信號輸入端(INl)以及第六傳輸門(16)的信號輸出端相連接，第二傳輸門(12)的信號輸出端分別與第二 CWSP單元(22)的第二信號輸入端(IN2)、第三CWSP單元(23)的第一信號輸入端(INl)以及第四傳輸門(14)的信號輸出端相連接，第三傳輸門(13)的信號輸出端分別與第一 CWSP單元(21)的第二信號輸入端(IN2)、第三CWSP單元(23)的第二信號輸入端(IN2)以及第五傳輸門(15)的信號輸出端相連接；第一 CWSP單元(21)的信號輸出端(OUT)分別與第四CWSP單元(24)的第一信號輸入端(IN1)、第五CWSP單元(25)的第一信號輸入端(INl)以及表決器(3)的第一信號輸入端(INl)相連接，第二 CWSP單元(22)的信號輸出端(OUT)分別與第五CWSP單元(25)的第二信號輸入端(IN2)、第六CWSP單元(26)的第一信號輸入端(INl)以及表決器(3)的第二信號輸入端(IN2)相連接，第三CWSP單元(23)的信號輸出端(OUT)分別與第四CWSP單元(24)的第二信號輸入端(IN2)、第六CWSP單元(26)的第二信號輸入端(IN2)以及表決器(3)的第三信號輸入端(IN3)相連接；第四CWSP單元
(24)的信號輸出端(OUT)與第四傳輸門(14)的信號輸入端相連接，第五CWSP單元(25)的信號輸出端(OUT)與第五傳輸門(15)的信號輸入端相連接，第六CWSP單元(26)的信號輸出端(OUT)與第六傳輸門(16)的信號輸入端相連接；表決器(3)的信號輸出端(OUT)為本鎖存器的數(shù)據(jù)輸出端(Q)。
[0008]本發(fā)明的有益效果在于:
相比三模冗余鎖存器等抗單粒子翻轉的時序元件，本發(fā)明不但能夠容忍單粒子翻轉，還能夠容忍單粒子多節(jié)點翻轉，極大地提高了電路的可靠性。
[0009]相比緩解單粒子多節(jié)點翻轉的TPDICE結構，本發(fā)明并不依賴于版圖設計，僅從電路設計層面解決雙節(jié)點翻轉的問題。
【附圖說明】
[0010]圖1a為本發(fā)明所述的抗單粒子多節(jié)點翻轉的鎖存器結構示意圖。
[0011]圖1b為本發(fā)明所述的抗單粒子多節(jié)點翻轉的鎖存器中表決器端子示意圖。
[0012]圖2為本發(fā)明所述的抗單粒子多節(jié)點翻轉的鎖存器中CWSP單元結構示意圖。
[0013]圖3為本發(fā)明所述的抗單粒子多節(jié)點翻轉的鎖存器中CWSP單元真值表。
[0014]圖4為本發(fā)明所述的抗單粒子多節(jié)點翻轉的鎖存器中表決器結構示意圖。
[0015]圖5為本發(fā)明所述的抗單粒子多節(jié)點翻轉的鎖存器中表決器真值表。
【具體實施方式】
[0016]為了使本發(fā)明的目的、技術方案及有益效果更加清楚明了，下面結合附圖對本發(fā)明加以詳細說明。應當理解，以下所描述的具體實施例僅用于解釋本發(fā)明，并不用于限定本發(fā)明。
[0017]圖la、圖1b所示，抗單粒子多節(jié)點翻轉的鎖存器，包括六個傳輸門、六個CWSP單元和一個表決器3，還包括數(shù)據(jù)輸入端