專利名稱：一種簡化的譯碼電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字電路，特別涉及一種適用于EEPROM的簡化的譯 石馬電路結(jié)構(gòu)。
背景技術(shù)：
在數(shù)字電路中，譯碼電路是一種常用的電路。譯碼電路是由多輸 入的與非門通過對地址信號的不同排列組合進(jìn)行與非運(yùn)算來得出譯碼 后的結(jié)果。目前的EEPR0M部分的譯碼電路一般用多車敘入與非門來組成，例如 圖2中所示的與非門。然而隨著EEPROM的容量不斷增大，譯碼電路占 用的電路面積也越來越大。發(fā)明內(nèi)容為了減少譯碼電路的面積，本發(fā)明提出一種簡化的譯碼電路結(jié)構(gòu)， 包括與非門電路單元，其中每兩個(gè)相鄰的與非門電路單元連接一個(gè) PMOS管，所述與非門電路單元中的一個(gè)輸入端僅連接到一個(gè)PMOS 管的柵極、其它輸入端都連接到兩個(gè)PMOS管的柵極。所述譯碼電路為包括3-8譯碼器的譯碼器電路。所述與非門電路單元為三輸入一輸出的與非門電路。本發(fā)明的簡化的譯碼電路結(jié)構(gòu)與現(xiàn)有的譯碼電路結(jié)構(gòu)相比，具有 減少電路面積、降低成本的優(yōu)點(diǎn)。
圖1為現(xiàn)有的三輸入一輸出的與非門的結(jié)構(gòu)示意圖；圖2為本發(fā)明的優(yōu)選實(shí)施例的簡化譯碼電路結(jié)構(gòu)中所用的與非門 的結(jié)構(gòu)示意圖；圖3為本發(fā)明的優(yōu)選實(shí)施例的簡化譯碼電路結(jié)構(gòu)示意圖。
具體實(shí)施方式
下面結(jié)合附圖對本發(fā)明的優(yōu)選實(shí)施例進(jìn)行詳細(xì)說明。本實(shí)施例中 的譯碼電路為3-8譯碼器電路。圖1為現(xiàn)有的與非門結(jié)構(gòu)示意圖，如圖所示，輸入端分別為A、 B 和C,輸出端為Y,電源端為VDD,接地端為GND。其中PM0S管1連接 在輸入端C與電源VDD之間。的結(jié)構(gòu)示意圖。如圖所示，圖2中的與非門電if各比圖1中的與非門電 路少用了 一只PM0S管1 ，具體說明如下。圖3為本發(fā)明的優(yōu)選實(shí)施例的簡化譯碼電路結(jié)構(gòu)示意圖。在圖3 的3-8譯碼器電路中，X、 Y、 Z為需要進(jìn)行譯碼的三個(gè)輸入信號，-X、 -Y、 -Z分別為X、 Y、 Z的取反值。該3-8譯碼器電路中的三輸入一輸 出與非門電路單元即為圖2中所示的與非門電路。從圖3中可以看到，該3-8譯碼器電路的八個(gè)與非門電路單元中， 每兩個(gè)相鄰單元共用了一只PM0S管，如PMOS管2。相對于原有的使用 八個(gè)如圖1所示的與非門電路單元的3-8譯碼器電路，本實(shí)施例的電
路中每兩個(gè)與非門電路單元可少用一個(gè)PMOS管，則圖3的簡化譯碼電 路一共可少用四個(gè)PM0S管，而同時(shí)該譯碼電路的譯碼功能并沒有任何變化。隨著EEPROM容量的不斷增加，以及譯碼電路規(guī)才莫的不斷增大，使 用本發(fā)明的簡化譯碼電路結(jié)構(gòu)，可節(jié)省的PM0S管將更多。以上為本發(fā)明優(yōu)選實(shí)施例的說明，但是本發(fā)明不局限于上述特定 實(shí)施例子，在不背離本發(fā)明精神及其實(shí)質(zhì)情況下，熟悉本領(lǐng)域技術(shù)人 員可根據(jù)本發(fā)明作出各種相應(yīng)改變和變形，比如譯碼電路可以是2-4 譯碼器，或者4-16譯碼器等，這些相應(yīng)改變和變形都應(yīng)屬于本發(fā)明所 附權(quán)利要求保護(hù)范圍之內(nèi)。
權(quán)利要求
1. 一種簡化的譯碼電路結(jié)構(gòu)，包括與非門電路單元，其特征在于，每兩個(gè)相鄰的與非門電路單元連接一個(gè)PMOS管(2)，所述與非門電路單元中的一個(gè)輸入端僅連接到一個(gè)PMOS管的柵極、其它輸入端都連接到兩個(gè)PMOS管的柵極。
2、 如權(quán)利要求1所述的簡化的譯碼電路結(jié)構(gòu)，其特征在于，所述 譯碼電路為包括3-8譯碼器的譯碼器電路。
3、 如權(quán)利要求1所述的簡化的譯碼電路結(jié)構(gòu)，其特征在于，所述 與非門電路單元為三輸入一輸出的與非門電路。
全文摘要
一種簡化的譯碼電路結(jié)構(gòu)，包括與非門電路單元，其中每兩個(gè)相鄰的與非門電路單元連接一個(gè)PMOS管，所述與非門電路單元中的一個(gè)輸入端僅連接到一個(gè)PMOS管的柵極、其它輸入端都連接到兩個(gè)PMOS管的柵極。本發(fā)明的簡化的譯碼電路結(jié)構(gòu)與現(xiàn)有的譯碼電路結(jié)構(gòu)相比，具有減少電路面積、降低成本的優(yōu)點(diǎn)。
文檔編號H03K19/00GK101212218SQ20061014835
公開日2008年7月2日 申請日期2006年12月29日 優(yōu)先權(quán)日2006年12月29日
發(fā)明者劉新東, 嘉 韓 申請人:上海貝嶺股份有限公司