專利名稱：糾錯編碼譯碼方法和利用這種方法的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及糾錯編碼譯碼方法及其電路，特別是涉及在數(shù)據(jù)傳送或數(shù)據(jù)記錄等的數(shù)據(jù)發(fā)送中，對由比信息符號大的符號所構(gòu)成里德-所羅門代碼進(jìn)行編碼和譯碼的方法以及為實(shí)現(xiàn)這種方法的電路。
通常在傳輸數(shù)字信息時經(jīng)常都要利用糾錯碼。例如在文獻(xiàn)“編碼理論”(今井秀樹著，電子情報(bào)通信學(xué)會編，平成2年3月15日初版發(fā)行)中，揭示出各種各樣的糾錯編碼譯碼方法。其中，在里德-所羅門代碼以8比特作為符號進(jìn)行的符號糾錯方面，與計(jì)算機(jī)或數(shù)字裝置的適配性很好，適用于很多傳輸信息和記錄信息等的裝置。
另一方面，快速存貯器在能寫入抹除方面，作為即使設(shè)有電源時也能保存數(shù)據(jù)、而且能進(jìn)行高于DRAM的高度集成化的設(shè)備受到注意，可望被作為存貯器磁盤來加以應(yīng)用。但是，快速存貯器在重復(fù)進(jìn)行寫入和抹除時會破壞內(nèi)部單元，因而存在損壞數(shù)據(jù)的可能性。因此，在將數(shù)據(jù)記錄到快速存貯器的情況下，多半要采用糾錯碼，而在進(jìn)行數(shù)據(jù)抹除時因?yàn)閿?shù)據(jù)全都成為“1”，即以對此作檢驗(yàn)來進(jìn)行時抹除的確認(rèn)。
一般，在于磁盤存貯器中記錄數(shù)據(jù)的情況中，以512字節(jié)信息數(shù)據(jù)作為一個扇區(qū)來加以存貯。而由于存貯器中以8比特為單位進(jìn)行存貯，故采用以8比特作為一個符號的里德-所羅門代碼。但，在以8比特作為一個符號的里德-所羅門代碼中，因?yàn)榇a長一般僅只取為255，所以采用分成為多個代碼字的方法。
對此，例如該代碼長一般可能為1023個符號，依靠采用以1個符號為10比特的里德-所羅門代碼，即利用由1個代碼字的里德-所羅門代碼來保護(hù)1扇區(qū)的數(shù)據(jù)的方法。


圖15是表示這樣的已有糾錯編碼譯碼方法中的代碼結(jié)構(gòu)的說明圖，專門列示里德-所羅門代碼(418，410)。
其中，“418”為代碼符號長，“410”為信息長，可能進(jìn)行4個符號的校正。在圖15中，30表示壓縮代碼部分，31表示實(shí)際信息數(shù)據(jù)符號部分，32表示檢驗(yàn)符號部分，36為偽符號部分。
圖15所示的里德-所羅門代碼原來是碼長為1023個符號的代碼，其中，設(shè)壓縮代碼部分30的605個符號為0。而如以1扇區(qū)為512字節(jié)時，即成為4096比特，在10比特/符號時，就差4比特。因此另外加進(jìn)4比特的偽符號部分36，從而實(shí)際信息數(shù)據(jù)符號部分31成為410個符號，將檢驗(yàn)符號部分32生成10字節(jié)的8個符號。
下面利用圖16說明生成圖15中里德-所羅門代碼的檢驗(yàn)字節(jié)的編碼電路。這里像通?？焖俅尜A器中進(jìn)行處理那樣數(shù)據(jù)輸入以8比特為單位，檢驗(yàn)符號輸出也以8比特為單位。在圖16中，22為8比特結(jié)構(gòu)的信息數(shù)據(jù)輸入端，19為8比特/10比特轉(zhuǎn)換電路，23為GF(2E10)上的里德-所羅門代碼的編碼電路，26為8比特檢驗(yàn)符號輸出端，29為10比特/8比特轉(zhuǎn)換電路。
下面說明圖16結(jié)構(gòu)的操作。編碼電路23中生成里德-所羅門代碼的檢驗(yàn)符號。為此預(yù)先將編碼電路23清“0”。
首先，由信息數(shù)據(jù)輸入端22輸入8比特的信息數(shù)據(jù)，送至8比特/10比特轉(zhuǎn)換電路19。在8比特/10比特轉(zhuǎn)換電路19中，如存儲10比特的信息，就將該信息輸入到編碼電路23。
在包含圖15中的偽符號部分36的4比特的實(shí)際信息數(shù)據(jù)符號部分31被全部輸入到編碼電路23中時，就得到8個符號(80比特)的檢驗(yàn)符號部分32。亦即無需計(jì)算壓縮代碼部分30。
檢驗(yàn)符號部分32通過10比特/8比特轉(zhuǎn)換電路29從高位開始進(jìn)行10比特/8比特轉(zhuǎn)換，檢驗(yàn)字節(jié)數(shù)據(jù)每次8比特由檢驗(yàn)符號輸出端26輸出。亦即，10字節(jié)的數(shù)據(jù)被作為檢驗(yàn)符號輸出。
下面利用圖17說明已有的譯碼方法，特別關(guān)于校正子計(jì)算的說明。隨便說明，圖17的結(jié)構(gòu)是設(shè)想為快速存貯器，也含有數(shù)據(jù)抹除檢驗(yàn)功能。在圖17中，1為輸入8比特接收信信號數(shù)據(jù)的數(shù)據(jù)輸入端，6為GF(2E10)上的有限域(伽羅區(qū)域)加法電路，7為10比特寄存器，8為GF(2E10)上的有限域系數(shù)乘法電路，9為校正子輸出端，20為檢測8比特?cái)?shù)據(jù)是否全都為“1”、亦即是否為16進(jìn)制碼“FF”的FF檢驗(yàn)電路。21為抹除檢測標(biāo)志輸出電路。
首先，作為糾錯的譯碼，預(yù)先將寄存器7加以清O。由數(shù)據(jù)輸入端1輸入的接收信號數(shù)據(jù)被輸入到8比特/10比特轉(zhuǎn)換電路19。在此8比特/10比特轉(zhuǎn)換電路19中如存放有10比特的數(shù)據(jù)的話，就將此信息在有限域加法電路5中與有限域系數(shù)乘法電路8的輸出作有限域加法運(yùn)算。而后將加法結(jié)果輸入給寄存器7。并將寄存器7的輸出發(fā)送到有限域系數(shù)乘法電路8的輸入端。
在對圖15中的實(shí)際信息數(shù)據(jù)符號部分31和檢驗(yàn)符號部分32全都輸入時的寄存器7狀態(tài)成為校正子Sj時，由校正子輸出端9輸出。
此時，里德-所羅門代碼的起頭數(shù)據(jù)符號為“C”，即使符號單位上產(chǎn)生遣漏，但由于里德-所羅門代碼為循環(huán)碼，通過校正仍可能照所遺漏的原樣譯碼。
另一方面，在快速存貯器中抹除數(shù)據(jù)的情況下，數(shù)據(jù)就都成為“1”，就有必要檢查這一抹除過程的進(jìn)行是否正常。
此時，由數(shù)據(jù)輸入端1進(jìn)入的8比特?cái)?shù)據(jù)被送入FF檢驗(yàn)電路20，如檢測到1比特為“0”，即由抹除檢驗(yàn)標(biāo)志輸出端21輸出異常標(biāo)志。
按照過去，在進(jìn)行糾錯時，在作為積代碼結(jié)構(gòu)的譯碼中，一經(jīng)存儲進(jìn)存貯器之后即進(jìn)行譯碼。圖18為表示這樣的情況的例子的電路方框圖。圖中，59為緩沖存貯器，60為校正子電路，63為求取差錯位置和大小的差錯位置/大小檢測電路，64為校正電路，66為校正后的譯碼數(shù)據(jù)輸出端。
在上述結(jié)構(gòu)中，由數(shù)據(jù)輸入端1輸入的編碼數(shù)據(jù)存放在緩沖存貯器59中，然后解除其交錯狀態(tài)作為編碼序列輸入到校正子電路60。根據(jù)這樣得到的校正子信號由差錯位置/大小檢測電路63求取差錯位置及其大小，校正電路64讀出緩沖存貯器59中所存在的差錯位置的數(shù)據(jù)，進(jìn)行差錯校正后寫入緩沖存貯器59。在積代碼等中，重復(fù)進(jìn)行多次這種譯碼操作，在全部譯碼后由譯碼數(shù)據(jù)輸出端65輸出。
在以一個緩沖存貯器進(jìn)行上述這樣的操作時，必須分時進(jìn)行接收信號數(shù)據(jù)的輸入、向校正子電路的輸出、差錯位置的數(shù)據(jù)的輸入輸出、校正后的數(shù)據(jù)的輸出等。特別是在進(jìn)行積代碼等的多次重復(fù)譯碼時，就有必要采用能作高速存取的緩沖存貯器。
而為保證存貯器等的可靠性，最好采用一比特糾錯、二比特差錯檢測代碼。(72、64)二進(jìn)制的線性代碼為其典型示例。這里“72”為比特符號長，“64”為比特信息長。亦即，檢驗(yàn)比特為8比特。
這樣的代碼的譯碼電路，往往對全部代碼比特?cái)?shù)據(jù)作并行處理譯碼，而且多半帶有用于檢測差錯的電路。對于這樣的代碼，例如在文獻(xiàn)“容錯系統(tǒng)論”(當(dāng)麻喜弘編著，電子情報(bào)通信學(xué)會，平成2年6月10日初版發(fā)行)中有介紹。
圖19為表示歷來的(72、64)二進(jìn)制線性代碼的譯碼電路示例電路方框圖。圖中，66為由校正子電路60輸入信號的8輸入“或”電路，67為由差錯位置/大小檢測電路63輸入信號的72比特輸入“或非”電路，68為接收8輸入“或”電路66和72比特輸入“或非”電路67的輸出的2輸入”與”電路，49為由2輸入“與”電路68輸出不可校正檢測標(biāo)志的不可校正檢測標(biāo)志輸出端。
在上述這樣的結(jié)構(gòu)中進(jìn)行存貯器的糾錯時，因?yàn)閿?shù)據(jù)母線為并行結(jié)構(gòu)，所以72比特的代碼數(shù)據(jù)被一次輸入到校正子電路60。在校正子電路60中從接收信號數(shù)據(jù)生成8比特的校正子信息加以輸出。差錯位置/大小檢測電路63檢驗(yàn)包含由奇偶檢測陣列確定的檢驗(yàn)比特的各比特位置的8比特的格式與校正子信息是否一致。其結(jié)果被送到72比特輸入“或非”電路67和校正電路64。此時，將信息部分的64比特送至校正電路64。在校正電路64中對接收到各信息比特和各比特的差錯檢測結(jié)果分別進(jìn)行“異或”邏輯運(yùn)算，其結(jié)果由譯碼數(shù)據(jù)輸出端65輸出。
由此代碼進(jìn)行針對二比特差錯的糾錯。這在校正子信息非“0”、且與72比特的碼長的奇偶檢驗(yàn)陣列的格式不相等時，就成為不可校正差錯檢測。8輸入“或”電路66檢驗(yàn)校正子信息的8比特為非“0”，72比特輸入或“非”電路67檢驗(yàn)1比特為無差錯，在2輸入“與”電路68中取二檢驗(yàn)結(jié)果的邏輯積從不可校正檢測標(biāo)志輸出端49輸出。
有關(guān)上述這樣的結(jié)構(gòu)及作用，例如在日本專利公開昭53-5099(D.W.プラィス、1972.11.8.申請)中曾有說明。
已有的糾錯編碼譯碼方法由于為上述那樣構(gòu)成，遺留有下述的各種問題。
第一個問題是，對于8比特的輸入輸出數(shù)據(jù)，例如在采用1符號10比特的里德-所羅門代碼時，必須有8比特/10比特轉(zhuǎn)換電路和10比特/8比特轉(zhuǎn)換電路，符號時鐘也就必須產(chǎn)生8比特用和10比特用，因而必須有比特時鐘。
第二個問題是，為進(jìn)行快速存貯器的抹除的檢測，必須要有檢測全部為“1”的特殊電路。
第三個問題是，即使里德-所羅門代碼在符號單位上產(chǎn)生遺漏，由于里德-所羅門代碼的循環(huán)碼，所以有可能通過校正進(jìn)行遺漏的按原樣的譯碼。
第三四問題是，在將編碼數(shù)據(jù)存入存貯器的情況下，由于存貯器對接收數(shù)據(jù)的輸入、譯碼電路的輸入輸出、譯碼結(jié)果的輸出進(jìn)行分時存取，在要作多次譯碼時就必須有高速存取的存貯器。
第五個問題是，在存貯器糾錯中用的(72、64)二進(jìn)制線性代碼中，為輸出不可糾錯標(biāo)志，必須要有對72比特的1比特差錯檢測和對其結(jié)果進(jìn)行邏輯運(yùn)算的電路，為此必然會帶來很大的時間延時，同時還必須有用作邏輯運(yùn)算的多個門數(shù)量的電路。
本發(fā)明的目的即為解決上述這樣的已有技術(shù)中的問題，依靠僅只處理8比特符號同時能省去冗長的電路，來提供一種結(jié)構(gòu)簡單的能進(jìn)行糾錯和編碼譯碼而且可靠性良好的糾錯碼編碼方法及其電路。
為達(dá)到上述目的，根據(jù)本發(fā)明的一種糾錯編碼/譯碼方法，用于對模元數(shù)比信息符號類數(shù)多的有限域中由“大符號”組成的里德-所羅門代碼(以下簡稱RS碼)進(jìn)行編碼和譯碼，其特征在于，它包括下列步驟傳送步驟，將偽數(shù)據(jù)放在RS碼的由超出所述信息符號位長度的“大符號”組成的部分，進(jìn)行編碼，編碼之后只傳送此偽數(shù)據(jù)除去之后剩下的位數(shù)據(jù)；加入步驟，在譯碼側(cè)，將偽數(shù)據(jù)作為不足以形成所述RS的符號的位數(shù)據(jù)先加入信息部分的符號中；傳送步驟，傳送檢驗(yàn)符號時，無須修正就傳送所述“大符號”中與信息符號位長度相應(yīng)的部分；傳送步驟，傳送檢驗(yàn)符號時，RS碼由超出所述信息符號長度的“大符號”組成的部分在所述超出部分從多個信息符號收集、且分組成相當(dāng)于所述信息符號位長的位長并傳送之后一起傳送；進(jìn)行譯碼時，加上虛擬位，并無須修正對檢驗(yàn)符號對應(yīng)于先傳送的所述“大符號”中信息符號位長度的部分進(jìn)行校正子計(jì)算，并根據(jù)檢驗(yàn)位數(shù)據(jù)對所述在超出后來傳送的所述“大符號”中所述信息符號的位長度的部分中一起傳送的數(shù)據(jù)進(jìn)行校正子計(jì)算；根據(jù)先得出的信息和檢驗(yàn)符號對所述校正子的計(jì)算結(jié)果求出有限域之和，并根據(jù)超出后來傳送的所述信息符號的位長度的數(shù)據(jù)對所述校正子的計(jì)算結(jié)果求出有限域之和。
根據(jù)本發(fā)明的一種RS碼編碼電路，所述RS碼由信息數(shù)據(jù)符號組成的“大符號”構(gòu)成，所述電路的特征在于，它包括加法器和輸出器，加法器將偽數(shù)據(jù)加入信息符號中，輸出器選擇并輸出檢驗(yàn)符號對應(yīng)于信息符號位長度的部分和檢驗(yàn)符號超出分組成相當(dāng)于信息符號位長度的位長度的位長度部分，作為檢驗(yàn)符號數(shù)據(jù)。
根據(jù)本發(fā)明的一種RS碼譯碼電路，所述RS碼由信息數(shù)據(jù)符號組成的“大符號”構(gòu)成，所述電路的特征在于，它包括加法器、校正器和求和器，加法器將偽數(shù)據(jù)加入信息符號和檢驗(yàn)符號對應(yīng)于信息符號位長的部分中，校正器對檢驗(yàn)符號超出信息符號位長度的部分進(jìn)行校正子計(jì)算，求和器對先得出的信息符號檢驗(yàn)位組中信息符號位長度相應(yīng)的所述部分的校正子和所述校正器得出的校正子求出有限域之和。
根據(jù)本發(fā)明的由信息數(shù)據(jù)符號組成的“大符號”構(gòu)成的RS碼的糾錯譯碼方法，其特征在于，它包括下列步驟對檢驗(yàn)符號超出信息符號位長度的部分作為刪除部分進(jìn)行處理，并對此部分進(jìn)行刪除校正；和在對應(yīng)于所述進(jìn)行所述刪除校正時得出的刪除部分的錯誤碼形只出現(xiàn)在超出所述刪除部分中信息符號位長度的部分時，確定在對應(yīng)于所述信息符號位長度的部分中沒有出現(xiàn)誤差。
根據(jù)本發(fā)明的糾錯編碼/譯碼由信息數(shù)據(jù)符號組成的“大符號”構(gòu)成的RS碼的方法，其特征在于，它包括下列步驟傳送對應(yīng)于檢驗(yàn)符號超過信息符號位長度的各部分的多個部分；和在譯碼側(cè)，根據(jù)所述多個相對于各部分超出信息符號位長度的檢驗(yàn)符號相應(yīng)的各部分傳送的數(shù)據(jù)進(jìn)行多數(shù)判定，由此對信息符號譯碼。
根據(jù)本發(fā)明的糾錯編碼/譯碼由信息數(shù)據(jù)符號組成的“大符號”構(gòu)成的RS碼的方法，其特征在于，它包括下列步驟用各檢驗(yàn)位為信息數(shù)據(jù)符號長度的整數(shù)位的任意糾錯碼對各部分超出信息符號位長度的檢驗(yàn)符號的各部分進(jìn)行編碼；和在譯碼側(cè)，通過相對于各部分超出信息符號位長度的檢驗(yàn)符號相應(yīng)的各部分對所述任意糾錯碼進(jìn)行譯碼來對信息符號進(jìn)行譯碼。
根據(jù)本發(fā)明的一種編碼電路，其特征在于，它包括一個有限域求和電路，在編碼過程中將通過根據(jù)原先取得的偽碼形輸入的信息和檢驗(yàn)符號得出的有限域求和結(jié)果作為經(jīng)編碼的檢驗(yàn)符號；和校正數(shù)據(jù)輸入器，輸入經(jīng)校正的數(shù)據(jù)。
根據(jù)本發(fā)明的一種譯碼電路，其特征在于，它包括一個有限域求和電路和一個校正數(shù)據(jù)輸入器，有限域求和電路在譯碼的過程中取代碼數(shù)據(jù)已傳送的校正子數(shù)據(jù)和基于原先獲得的偽碼形的校正子數(shù)據(jù)的有限域求和結(jié)果作為經(jīng)編碼的校正子數(shù)據(jù)，校正數(shù)據(jù)輸入器則輸入經(jīng)校正的數(shù)據(jù)。
為達(dá)到上述目的，根據(jù)本發(fā)明的糾錯編碼譯碼方法，當(dāng)進(jìn)行糾錯代碼的編碼和譯碼時，將信息和檢驗(yàn)字節(jié)全部作0/1反相后送出，在譯碼時將所讀出的數(shù)據(jù)由0/1反相后進(jìn)行譯碼的處理。
為達(dá)到上述目的，根據(jù)本發(fā)明的糾錯編碼譯碼方法中提出，在壓縮碼長后的糾錯代碼的編碼和譯碼中具有以使信息和檢驗(yàn)符號全都成為“1”的數(shù)據(jù)作為代碼那樣，在壓縮部分增加數(shù)據(jù)格式來生成檢驗(yàn)符號，并僅只發(fā)送信息和檢驗(yàn)符號的處理；和在譯碼側(cè)，將相當(dāng)于壓縮部分的數(shù)據(jù)的校正子數(shù)據(jù)增加到由信息和檢驗(yàn)符號生成的校正子數(shù)據(jù)增加到由信息和檢驗(yàn)符號生成的校正子信息上的處理。
為達(dá)到上述目的，根據(jù)本發(fā)明的糾錯編碼譯碼方法中提出，在壓縮碼長的糾錯代碼的編碼和譯碼中具有在信息的一符號前的壓縮部分增加該代碼的固有數(shù)據(jù)格式生成檢驗(yàn)符號，僅只發(fā)送信息和檢驗(yàn)符號的處理；和在譯碼側(cè)，將相當(dāng)于增加在壓縮部分的代碼固有數(shù)據(jù)格式的校正子信息加到由信息和檢驗(yàn)符號所生成的校正子信息上的處理。
為達(dá)到上述目的，根據(jù)本發(fā)明的糾錯譯碼電路中提出，在將接收到的經(jīng)糾錯編碼的數(shù)據(jù)由輸入單元存入緩沖存貯器并按前述糾錯代碼進(jìn)行多次譯碼操作的譯碼電路中設(shè)置有將經(jīng)糾錯編碼的數(shù)據(jù)存入緩沖存貯器并進(jìn)行多次譯碼操作的過程，對輸入數(shù)據(jù)進(jìn)行校正子計(jì)算同時對緩沖存貯器的數(shù)據(jù)進(jìn)行校正子計(jì)算的校正子計(jì)算手段；和選擇二個校正子信息同時作差錯校正進(jìn)行譯碼的手段。
為達(dá)到上述目的，根據(jù)本發(fā)明的糾錯編碼譯碼方法中提出，在糾錯編碼和譯碼中，具有在進(jìn)行1比特糾錯、2比特差錯檢測的(76、64)二進(jìn)制線性編碼中，僅以“1”、”3”、“7”來處理奇偶檢驗(yàn)陣列加權(quán)的過程。
在上述方法中，根據(jù)本發(fā)明的糾錯編碼譯碼方法，例如以8比特信息作為1個符號，對于由比其大的符號構(gòu)成的里德-所羅門代碼，不足的比特給于偽數(shù)據(jù)，作成1個符號，由此生成的里德-所羅門代碼的檢驗(yàn)符號以與信息相同的8比特連續(xù)在信息符號上進(jìn)行發(fā)送，剩余的檢驗(yàn)符號的比特由后面匯總加以發(fā)送，在譯碼中，在8比特的信息符號和8比特的檢驗(yàn)符號上增加偽比特后進(jìn)行校正子計(jì)算，對后續(xù)的剩余部分匯集得的檢驗(yàn)符號的比特?cái)?shù)據(jù)進(jìn)行校正計(jì)算。
在上述方法中，根據(jù)本發(fā)明的糾錯編碼譯碼方法，例如在將信息和檢驗(yàn)符號全部反相后存入快速存貯器等中，在讀出時將其全部反相加以譯碼，由此即可能實(shí)現(xiàn)以快速存貯器的抹除狀態(tài)的全“1”來作為全“0”的編碼數(shù)據(jù)。
在上述方法中，根據(jù)本發(fā)明權(quán)利要求9中記述的糾錯編碼譯碼方法，以壓縮部分中的信息和檢驗(yàn)字節(jié)全部作為“1”的編碼來設(shè)定偽信息，在譯碼側(cè)，將相當(dāng)于壓縮部分?jǐn)?shù)據(jù)的校正子數(shù)據(jù)附加到由信息和檢驗(yàn)符號生成的校正子信息上來進(jìn)行譯碼。
在上述方法中，根據(jù)本發(fā)明的糾錯編碼譯碼方法，在壓縮部分的起頭加以該代碼的固有數(shù)據(jù)，編碼中根據(jù)該固有數(shù)據(jù)生成檢驗(yàn)符號，僅發(fā)送信息和檢驗(yàn)符號，而在譯碼中將相當(dāng)于固有數(shù)據(jù)格式的校正子信息附加到由信息和檢驗(yàn)符號生成的校正子信息上來進(jìn)行譯碼。
在上述方法中，根據(jù)本發(fā)明的糾錯譯碼電路，選擇對應(yīng)于輸入數(shù)據(jù)的校正子信息和對應(yīng)于緩沖存貯器的數(shù)據(jù)的校正子信息，根據(jù)這些進(jìn)行糾錯和譯碼，由此來減少緩沖存貯器的存取次數(shù)從而有可能使緩沖存貯器低速化。
上述方法中，根據(jù)本發(fā)明的糾錯編碼譯碼方法，在糾錯編碼和譯碼中進(jìn)行1比特糾錯、2比特檢測誤差的(76、60)二進(jìn)制線性編碼中，以“1”、“3”、“7”來構(gòu)成奇偶檢驗(yàn)陣列的加權(quán)，在檢測不可糾正差錯時，求取校正子信息的加權(quán)，根據(jù)此加權(quán)值進(jìn)行不可糾正差錯檢測。
圖1為用于實(shí)現(xiàn)本發(fā)明實(shí)施例1的糾錯編碼譯碼方法的電路方框圖；圖2為用于實(shí)現(xiàn)本發(fā)明實(shí)施例2的糾錯編碼譯碼方法的電路方框圖；圖3為本發(fā)明實(shí)施例3的糾錯編碼譯碼方法中的譯碼電路的第一例電路方框圖；圖4為本發(fā)明實(shí)施例3的糾錯編碼譯碼方法中的譯碼電路的第二例電路方框圖；圖5為本發(fā)明實(shí)施例4糾錯編碼譯碼方法中的進(jìn)行同步判斷的電路方框圖；圖6為本發(fā)明實(shí)施例3的糾錯編碼譯碼方法中，對應(yīng)于圖8中所示的代碼結(jié)構(gòu)的編碼電路的電路方框圖；圖7為說明本發(fā)明實(shí)施例3的糾錯編碼譯碼方法中的編碼電路的其他示例的方框圖；圖8為在實(shí)行本發(fā)明實(shí)施例3時的(520、512)里德-所羅門代碼的構(gòu)成法的說明圖；圖9為在實(shí)行本發(fā)明實(shí)施例4時的代碼的構(gòu)成法的說明圖；圖10為表明圖1結(jié)構(gòu)中的校正子數(shù)據(jù)校正電路的第一例的電路方框圖；圖11為表明圖1結(jié)構(gòu)中的校正子數(shù)據(jù)校正電路的第二例的電路方框圖12為用于實(shí)現(xiàn)本發(fā)明實(shí)施例6的糾錯編碼譯碼方法的電路方框圖；圖13為用于實(shí)現(xiàn)本發(fā)明實(shí)施例7的糾錯編碼譯碼方法的電路方框圖；圖14為表明圖13的偶數(shù)和加權(quán)”5”檢測電路的示例電路方框圖；圖15為歷來的糾錯編碼譯碼方法中的代碼的結(jié)構(gòu)示例的說明圖；圖16為生成圖15的里德-所羅門代碼的檢驗(yàn)字節(jié)的編碼電路的電路方框圖；圖17為歷來的糾錯編碼譯碼方法中的譯碼電路的電路方框圖；圖18為歷來的糾錯編碼譯碼方法中進(jìn)行積代碼結(jié)構(gòu)的譯碼的電路的電路方框圖；和圖19為歷來的糾錯編碼譯碼方法中，(72，64)二進(jìn)制線性代碼的譯碼電路的電路方框圖。
圖1為實(shí)現(xiàn)本發(fā)明實(shí)施例1的糾錯紡碼譯碼方法的電路方框圖，特別表示直到壓縮1符號10比特的(1023，1015)里德-所羅門代碼的(520，512)里德-所羅門代碼的編碼出差運(yùn)算的譯碼電路。
圖中，2為輸入作為1符號中剩余比特的2比特偽數(shù)據(jù)(例如，“00”)的偽數(shù)據(jù)輸入電路，3為根據(jù)檢驗(yàn)符號的超過部分(2比特×8符號)生成校正子數(shù)據(jù)的校正子數(shù)據(jù)校正電路，4為選擇輸出10比特的2個數(shù)據(jù)的選擇器，5為已有的GF(2E10)上的有限域加法電路，7為10比特寄存器，8為GF(2E10)上有限域系數(shù)乘法電路，6為選擇10比特的二個數(shù)據(jù)的選擇器，9為校正子信息輸出端，10為被連接到數(shù)據(jù)輸入端1的0/1反相電路。
順便提出，此實(shí)施例1解決前述的第一個和第二個問題。
現(xiàn)在按上述那樣的結(jié)構(gòu)，對其操作加以說明。
在圖1的結(jié)構(gòu)中，編碼數(shù)據(jù)全部以0/1反相狀態(tài)被記錄。亦即，由數(shù)據(jù)輸入端1輸入的編碼數(shù)據(jù)為以8比特的單位反相后的數(shù)據(jù)。此數(shù)據(jù)在0/1反相電路10中被加以反相。亦即，在記錄數(shù)據(jù)的全部比特為“1”的情況時，代碼反相全部成為“0”。因而在快速存貯器的抹除中，由于抹除數(shù)據(jù)全部成為“1”，作為0/1反相電路10的輸出就可能成為全部為“0”的代碼的校正子檢測。
亦就是第二個問題的解決。
下面說明對應(yīng)于第一個問題的操作。
首先，早先被發(fā)送的512字節(jié)信息，對作為剩余比特的2比特例如作為“0”加以編碼，而在接收信號方也由偽數(shù)據(jù)輸入電路2增加偽數(shù)據(jù)(例如“0”)，作為10比特的符號通過選擇器4被輸入給有限域加法電路5。
有限域加法電路5的另一個輸入是從初始值作為“0”的寄存器7輸出，通過有限域系數(shù)乘法電路8，經(jīng)由選擇器6輸出的數(shù)據(jù)。此電路系統(tǒng)進(jìn)行與歷來的校正子電路同樣的運(yùn)算。
接著，輸入8個符號檢驗(yàn)字節(jié)，這僅對與信息符號相同的8比特?cái)?shù)據(jù)加以輸入，與信息符號同樣，由偽數(shù)據(jù)輸入電路2增加偽數(shù)據(jù)(例如“0”)作為10比特的符號由選擇器4被輸入到有限域加法電路5，與先前的信息符號同樣地被進(jìn)行校正子計(jì)算。
最后，作為代碼序列，各檢驗(yàn)符號中的多余比特2比特被匯集在8比特單位，作為8比特?cái)?shù)據(jù)輸入2個符號。此數(shù)據(jù)被輸入到校正子數(shù)據(jù)校正電路3，成為a4j(d7a3j＋d6a2j＋d5aj＋d4)＋(d3a3j＋d2a2j＋d1aj＋d0)，進(jìn)行GF(210)的有限域系數(shù)乘法和加法運(yùn)算。這里，di為以16進(jìn)制表示的000(HEX)、100(HEX)、200(HES)、300(HEX)中的一個。由此得到的校正數(shù)據(jù)與到前一檢驗(yàn)符號為止的校正子數(shù)據(jù)在有限域加法電路5中相加。順便指出，前一檢驗(yàn)符號為寄存器7送出的通過選擇器4經(jīng)由選擇器6輸出的符號。然后，有限域加法電路5的加法結(jié)果再次被存貯到寄存器7中。而且，它作為校正子數(shù)據(jù)Sj由校正子輸出端9輸出。
現(xiàn)在根據(jù)圖10的電路方框說明校正子數(shù)據(jù)校正電路3的結(jié)構(gòu)的第一例子。圖中，37為8比特接收信號數(shù)據(jù)輸入端，38～40為GF(210)上的有限域系數(shù)乘法電路，41～44為GF(210)上的有限域加法電路，45為10比特寄存器，46為GF(210)上的有限域系數(shù)乘法電路，47為校正數(shù)據(jù)輸出端。
在以上這樣的結(jié)構(gòu)中的操作說明如下。
在此例中，針對8比特的輸入，4個符號的檢驗(yàn)符號的高位2比特被一次輸入，這包含2個符號。以8比特由接收信號數(shù)據(jù)輸入端37輸入的符號，對此，被分別輸入到具有檢驗(yàn)符號的次數(shù)依次從高起的a3j、a2j、aj的系數(shù)的有限域系數(shù)乘法電路38～40，將其結(jié)果在有限域加法電路41～43進(jìn)行加法計(jì)算。
這些，由于僅高位2比特成為“1”，所以關(guān)系到低位8比特的邏輯電路可省略，從而能實(shí)現(xiàn)較小規(guī)模的電路。
有限域加法電路43的結(jié)果被輸入到有限域加法電路44，與有限域系數(shù)乘法電路46的輸出相加，再被輸入到寄存器45。寄存器45使初始值為”0”，將其輸出輸入到有限域系數(shù)乘法電路46。有限域系數(shù)乘法電路46能完成與圖1中的有限域系數(shù)乘法電路8相同的職能，但進(jìn)行有限域系數(shù)乘法電路8的4倍的系數(shù)乘法運(yùn)算。這是因?yàn)樵?比特的數(shù)據(jù)上被分配以4個符號的檢驗(yàn)字節(jié)的高位2比特。下一檢驗(yàn)符號的高位2比特?cái)?shù)據(jù)也被作同樣處理后，存貯進(jìn)寄存器45中。經(jīng)過上述這樣的處理，即完成校正數(shù)據(jù)的計(jì)算。
下面根據(jù)圖11的電路方框圖說明對校正子數(shù)據(jù)校正電路3的結(jié)構(gòu)第二示例。圖11的結(jié)構(gòu)為從圖10中所示結(jié)構(gòu)去除寄存器45和有限域加法電路44、另外加入選擇器48形成的。
下面說明上述這種結(jié)構(gòu)的操作。
圖11結(jié)構(gòu)中直到有限域加法電路43為止的操作與圖10的情況是同樣的。
另一方面，對早先輸入的符號所得到的有限域加法電路43的輸出，通過有限域系數(shù)乘法電路46，經(jīng)由選擇器48，由校正數(shù)據(jù)輸出端47輸出。
此結(jié)果通過圖1的選擇器4，與經(jīng)由選擇器6輸出的寄存器7的輸出結(jié)果，在有限域加法電路5中相加，存入寄存器7。而后，由下一8比特符號數(shù)據(jù)所得的有限域加法電路43的輸出，按原樣通過選擇器48，進(jìn)行與前面符號同樣的操作，由此來得到校正子信息。
圖2為實(shí)現(xiàn)本發(fā)明實(shí)施例2糾錯編碼譯碼方法的電路方框圖，特別謀求解決第二個問題。
實(shí)施例1中因?yàn)槭菍⒋a數(shù)據(jù)反相后記錄的，因而存在有無法區(qū)別是信息全部為“0”的代碼、還是抹除后全都成為“1”的情況的問題，圖2的結(jié)構(gòu)即為解決這一問題。
圖2中，11為對應(yīng)于8比特的2輸入數(shù)據(jù)的選擇器，選擇是通過0/1反相電路10取入還是直接取入由數(shù)據(jù)輸入端1來的輸入。
上述這樣的結(jié)構(gòu)，通常情況下通過選擇器11對數(shù)據(jù)輸入端1來的接收信號數(shù)據(jù)進(jìn)行直接取入校正子計(jì)算，只有在快速存貯器的抹除檢驗(yàn)時才由選擇器11選擇取出通過0/1反相電路10輸入的數(shù)據(jù)進(jìn)行校正子計(jì)算。
而且這里通常的編碼數(shù)據(jù)不進(jìn)行0/1反相即加以存貯。
不過，此實(shí)施例2示例表明的是對0/1反相電路10和選擇器11分開控制的結(jié)構(gòu)，但兩者加以組合的功能亦可利用”異或”電路來實(shí)現(xiàn)是大家所熟知的。
上述實(shí)施例1和2中，說明的是針對第二個問題采用0/1反相電路來檢驗(yàn)快速存貯器的抹除、亦即全“1”的狀態(tài)的方法，但在第三實(shí)施例中提出的是，通過僅對校正子選擇器7設(shè)定初始值來進(jìn)行快速存貯器的抹除的檢驗(yàn)的方法。此實(shí)施例3針對第三個問題提出，即使發(fā)生符號單位的遺漏也能對之進(jìn)行檢測的方法。
圖8表示實(shí)現(xiàn)此實(shí)施例3時的(520、512)里德-所羅門代碼的組成方式。應(yīng)看到的是，圖8的代碼組成也能運(yùn)用于解決實(shí)施例1中的第一問題。
圖8中，30為壓縮代碼部分，31為實(shí)際信息數(shù)據(jù)符號部分，32為檢驗(yàn)符號部分，33為在信息和檢驗(yàn)符號全為“1”時作成編碼所插入的偽符號，34為將10比特檢驗(yàn)符號中的各高位2比特匯集附加到代碼序列后的附加檢驗(yàn)符號。
以10比特作為1個符號的里德-所羅門代碼，通?？扇〉?023個符號的代碼長。因而與圖15的已有例不同，將快速存貯器的存貯單位的8比特實(shí)際信息數(shù)據(jù)符號部分31作為1個符號，在高位2比特處插入作為偽數(shù)據(jù)的例如“0”。由此就可不必進(jìn)行8比特/10比特轉(zhuǎn)換。
由此信息符號生成的檢驗(yàn)符號部分32，為每1符號10比特，不保證高位2比特為固定數(shù)據(jù)。因而，僅將低位8比特連續(xù)地配置到8比特信息符號，高位2比特匯集成8比特單位，在作為檢驗(yàn)字節(jié)的檢驗(yàn)符號部分32之后，作為剩余符號配置以2個符號的附加檢驗(yàn)符號34。這些操作可作為符號時鐘處理，全部操作就可能作為符號時鐘。
下面按照圖8說明成為解決第二、第三問題的策略的代碼結(jié)構(gòu)。例如，作為1個符號10比特的(1023、1015)里德-所羅門代碼的示例，其原始多項(xiàng)式為P(X)＝X10＋X3＋1生成多項(xiàng)式為G(X)=Πj=SOS515(X-aj)]]>其中
aj＝β491β為P(X)的原始元。在這一情況下，將偽數(shù)據(jù)的起始部分作為0號，亦就是說實(shí)際信息符號部分31的起頭作為503號，而作為壓縮編碼部分30的符號部分中偽符號33，在278號位置設(shè)定19D(HEX)、454號設(shè)置OAB(HEX)，這樣在圖8中的實(shí)際信息數(shù)據(jù)符號部分31全為“1”、信息符號的高位2比特部分作為“0”的情況下，檢驗(yàn)符號部分32的8比特就全部成為“1”。亦即，可能將成為快速存貯器的抹除狀態(tài)的全部為“1”的狀態(tài)看作為圖8中的(520，512)里德-所羅門代碼的代碼。
下面說明圖8中所示的代碼結(jié)構(gòu)中的編碼電路。
圖6為表明對應(yīng)于圖8中的代碼結(jié)構(gòu)的編碼電路的構(gòu)成例的電路方框圖。圖中，22為8比特信息數(shù)據(jù)輸入端，2為信息符號的高位2比特的偽數(shù)據(jù)輸入電路，23為(例如)可設(shè)置線性反饋移位寄存器型式的初始值的GF(210)上的編碼電路，24為進(jìn)行編碼電路23的寄存器的初始值設(shè)定的編碼電路初始值數(shù)據(jù)設(shè)定電路，25為將檢驗(yàn)符號的低位8比特或集中高位2比特成為8比特符號作為輸出而進(jìn)行選擇的選擇器，26為輸出檢驗(yàn)字節(jié)數(shù)據(jù)的檢驗(yàn)符號輸出端。
由圖可清楚看到，此電路結(jié)構(gòu)在運(yùn)算量、電路規(guī)模上基本與現(xiàn)有的編碼電路無大變化。
下面說明上述這樣結(jié)構(gòu)的操作。
首先，在8比特信息數(shù)據(jù)進(jìn)入信息數(shù)據(jù)輸入端22之前，輸入圖8中的偽符號33，由編碼電路23進(jìn)行計(jì)算。然后，由于偽符號33為固定值，所以在隨后接著的信息數(shù)據(jù)被輸入之前的編碼電路中的狀態(tài)可以預(yù)先計(jì)算。例如，將編碼電路23作成在輸入歷來所采用那樣的信息符號時得到檢測符號的線性反饋寄存器型式，將檢驗(yàn)符號看作是多項(xiàng)式次數(shù)的系數(shù)，如由高次起看該計(jì)算過程中成為的寄存器狀態(tài)，即成為174(HEX)、OB6(HEX)、105(HEX)、OEA(HEX)、26B(HEX)、260(HEX)、18F(HEX)、OD7(HEX)。因此就可以將此計(jì)算結(jié)果作為初始值，由編碼電路初始值數(shù)據(jù)設(shè)定電路24加給編碼電路23的寄存器。因而，用于賦于這樣的初始值的結(jié)構(gòu)，例如就可采用像在觸發(fā)器電路的置位端和復(fù)位端直接地設(shè)定數(shù)據(jù)那樣的結(jié)構(gòu)來實(shí)現(xiàn)。
接著，由信息數(shù)據(jù)輸入端22輸入的8比特信息數(shù)據(jù)，被2比特偽數(shù)據(jù)輸入電路2，增加2比特的例如“0”成為10比特的符號數(shù)據(jù)形式，輸入給編碼電路23。然后，在512個符號的8比特信息數(shù)據(jù)輸入結(jié)束時，編碼電路23中就得到8個符號的檢驗(yàn)符號。其中該符號為1符號成為10比特的符號。為此，首先是各檢驗(yàn)符號的低位8比特通過選擇器25后由檢驗(yàn)符號輸出端26輸出，然后將各檢驗(yàn)符號的高位2比特匯集成8比特的單位通過選擇器25后由檢驗(yàn)符號輸出端26輸出。因此就有可能以8比特的信息數(shù)據(jù)的符號時鐘來處理全部的數(shù)據(jù)。
下面說明針對第二、第三問題的解決策略。圖7為用于此的結(jié)構(gòu)示例，27為由8比特“異或”門構(gòu)成的有限域加法電路，28為給有限域加法電路27加以校正數(shù)據(jù)的檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路。如由圖中可看到的，這一電路在選擇電路25的輸出之前的結(jié)構(gòu)與圖6的結(jié)構(gòu)大致相同。不過，沒有用于設(shè)定初始值的電路，編碼電路23在輸入信息數(shù)據(jù)之前被清“0”。
下面說明上述這樣結(jié)構(gòu)中的操作。
在圖7的結(jié)構(gòu)中除將編碼電路23的初始值設(shè)定為“0”外，基本上與圖6的結(jié)構(gòu)作同樣操作。而對于被作為固定值所給予的偽符號則作下面這樣的處理。即就是，因?yàn)槔锏?所羅門代碼為線性代碼，所以對于由初始設(shè)定值“0”得到的檢驗(yàn)符號，也可由檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路28通過有限域加法電路27來對圖8中的偽符號33的檢驗(yàn)符號作有限域加法計(jì)算。在此，針對偽符號33的檢驗(yàn)符號，由高次開始看即成為04A(HEX)、016(HEX)、3AF(HEX)、294(HEX))、125(HEX)、09F(HEX)、02B(HEX)、274(HEX)、由于選擇器25每次輸出8比特，檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路28的輸出，由高次開始看也就成為4A(HEX)、15(HEX)、AF(HEX)、94(HEX)、25(HEX)、9F(HEX)、2B(HEX)、74(HEX)、OE(HEX)、42(HEX)。然后，在選擇器25的輸出上由有限域加法電路27將檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路28的輸出作有限域相加，再由檢驗(yàn)符號輸出端26輸出。
下面說明該實(shí)施例3中的譯碼電路示例。本發(fā)明的譯碼中，因?yàn)樵谛Ｕ佑?jì)算上有其特點(diǎn)，所以與實(shí)施例1同樣對校正子電路部分加以說明。
圖3為運(yùn)用于實(shí)施例3的譯碼電路方框圖，與圖1結(jié)構(gòu)的不同之點(diǎn)是，沒有0/1反相電路10，而代之的是在結(jié)構(gòu)上增加校正子初始數(shù)據(jù)設(shè)定手段12。
下面說明上述這樣結(jié)構(gòu)的操作。
以8比特為單位接收的接收信號數(shù)據(jù)中，因?yàn)椴淮嬖趫D8中所輸入的偽符號33，所以與圖6的編碼電路中操作相同，預(yù)先計(jì)算出對應(yīng)于緊接在寄存器7被輸入信息數(shù)據(jù)之前的偽信號33的校正子計(jì)算的中間結(jié)果，當(dāng)將其設(shè)定在校正子初始數(shù)據(jù)設(shè)定手段12中。此時，例如，在與先前例中所示相同的參數(shù)中，校正子信息S0～S7被設(shè)定為S0＝09C(HEX)，S1＝1FB(HEX)，S2＝026(HEX)，S2＝10F(HEX)，S4＝145(HEX)，S5＝343(HEX)，S6＝248(HEX)，S7＝102(HEX)。
其后的操作與實(shí)施例1中的結(jié)構(gòu)，僅僅沒有0/1反相電路10，是同樣的。
下面與圖7中說明的編碼電路同樣地說明在求得對信息數(shù)據(jù)的校正子信息后在圖8中的偽符號33的校正子數(shù)據(jù)中進(jìn)行的校正方法。圖4是表示用于此目的的電路結(jié)構(gòu)的電路方框圖，取代圖6中的校正子初始數(shù)據(jù)設(shè)定手段12，設(shè)置以校正子校正數(shù)據(jù)設(shè)定電路14。而13為進(jìn)行GF(210)上的有限域加法運(yùn)算的有限域加法電路13，由“異或”門構(gòu)成。
圖4結(jié)構(gòu)的操作，除校正子電路部分的寄存器7數(shù)初始值數(shù)據(jù)設(shè)定會成為“0”外，進(jìn)行與圖6的結(jié)構(gòu)同樣的運(yùn)算。
在接收信號數(shù)據(jù)完全被輸入、得到校正子信息并由校正子信息輸出端9輸出時，將校正子校正數(shù)據(jù)設(shè)定電路14發(fā)出的各個圖8中的偽數(shù)據(jù)的校正子數(shù)值在有限域加法電路13中與接收信號數(shù)據(jù)中的校正子信息相加。此校正數(shù)據(jù)，例如，對先前示例中的參數(shù)中的校正子信息S0～S7，分別設(shè)定為S0＝193(HEX)，S1＝2AE(HEX)，S2＝2E4(HEX)，S3＝OD7(HEX)，S4＝34D(HEX)，S5＝1 7B(HEX)，S6＝OCD(HEX)，S7＝23 A(HEX)。
而作為解決第二、第三問題的對策，本發(fā)明中由于進(jìn)行對偽符號33的初始值的設(shè)定，除全部為第一狀態(tài)的數(shù)據(jù)外，即使接收信號數(shù)據(jù)以符號單位發(fā)生遺漏，由于已將偽數(shù)據(jù)部分看作為差錯，所以提高能夠檢測出遺漏的準(zhǔn)確度。
而且與實(shí)施例2相同地，能夠僅在快速存貯器抹除時將校正子初始數(shù)據(jù)設(shè)定手段12或校正子校正數(shù)據(jù)設(shè)定電路14作為有關(guān)圖8中的偽符號33的校正子數(shù)據(jù)，通常也可以設(shè)定為“0”。
在此實(shí)施例中，在使用10比特符號的里德-所羅門代碼的第一個問題的解決策略上已涉及到第二、第三個問題，但在例如8比特符號的里德-所羅門代碼的壓縮代碼等方面，此實(shí)施例同樣也能實(shí)現(xiàn)解決第二、第三個問題的策略。
下面對本發(fā)明實(shí)施例4的糾錯編碼譯碼方法加以說明。圖9為實(shí)現(xiàn)本實(shí)施例的代碼結(jié)構(gòu)示例，是特別對圖8所作的改進(jìn)。圖9中，35表示信息數(shù)據(jù)鄰近的壓縮代碼的代碼原始數(shù)據(jù)插入符號部分。
本實(shí)施例雖與實(shí)施例3中所示的解決第二、第三問題的相類似，但更加強(qiáng)了解決第三問題的策略。
下面對圖9進(jìn)行說明。在代碼原始數(shù)據(jù)插入符號部分35的部分中，與圖8同樣地，設(shè)定除“0”外的該代碼固有的格式。例如，由K段交錯構(gòu)成的里德-所羅門代碼的結(jié)構(gòu)中，在各段中設(shè)定由“1”到“K”的數(shù)值。
此方法中的編碼方法和譯碼方法由實(shí)施例3中所說明的圖6、圖7、圖3、圖4的電路結(jié)構(gòu)實(shí)現(xiàn)。
下面對圖9的編碼結(jié)構(gòu)中的同步判定方法進(jìn)行說明。圖5為實(shí)現(xiàn)其的結(jié)構(gòu)示例電路方框圖。在圖5的結(jié)構(gòu)中，在校正子信息輸出端9之前的系統(tǒng)，與圖3中結(jié)構(gòu)相同。另一方面，15為求取差錯位置、差錯數(shù)值的差錯位置/大小檢測電路，16為檢查是否同步的同步判定電路，17為輸出差錯的位置和大小的差錯位置/大小輸出端，18為送出由同步判定電路16輸出的同步檢驗(yàn)標(biāo)志的同步檢驗(yàn)標(biāo)志輸出端。
下面說明上述這樣結(jié)構(gòu)中的操作。
初始值數(shù)據(jù)認(rèn)為是分別設(shè)定的所接收信號代碼的所期望的原始數(shù)據(jù)。根據(jù)由此得到的校正子信息輸出端9輸出的校正子信息，在差錯位置/大小檢測電路15中求取差錯位置多項(xiàng)式和差錯數(shù)值多項(xiàng)式，采用鏈?zhǔn)綑z索來求得差錯位置和差錯大小。在此，雖然一般是進(jìn)行接收到的里德-所羅門代碼的代碼長部分的鏈?zhǔn)綑z索，但在本實(shí)施例中，對含有插入代碼原始數(shù)據(jù)插入符號部分35的壓縮部分的壓縮代碼部分30也進(jìn)行檢測。此時，在能加以正確校正的情況下，壓縮代碼長-1的“0”符號運(yùn)行相連續(xù)，并相繼出現(xiàn)代碼原始數(shù)據(jù)插入符號部分35。由同步判定電路16監(jiān)測此起頭的插入數(shù)據(jù)的狀態(tài)，如果認(rèn)為是同步的，即由同步檢驗(yàn)標(biāo)志輸出端18輸出標(biāo)志。另一方面，由差錯位置/大小輸出端17輸出包含著同步偏差信息的差錯位置和大小。
如這樣，依靠在壓縮部分的“0”運(yùn)行和填入壓縮部分的起頭的原始數(shù)據(jù)，就能不增加代碼長而對符號單位的遺漏進(jìn)行檢測和加以恢復(fù)。
而在實(shí)現(xiàn)本實(shí)施例的方法中，由于能幾乎按原樣使用實(shí)施例3中說明的編碼電路和譯碼電路，所以例如在快速存貯器的抹除中采用實(shí)施例3的方法，在通常情況下也就可能采取本實(shí)施4的方法。
下面說明本發(fā)明實(shí)施例5的糾錯編碼譯碼方法。本實(shí)施例對到目前為止所說明的實(shí)施例中，特別是對于第一問題的解決策略，提出不完備部分的解決策略。
到此為止已說明的實(shí)施例，例如在圖8、圖9那樣的代碼結(jié)構(gòu)的譯碼中，在進(jìn)行判定信息符號位置上的高位2比特偽數(shù)據(jù)部分中具有差錯時，存在著不可能校正的差錯。
對此，在圖8、圖9中，后面附加的附加檢驗(yàn)符號34如果使1個符號全部發(fā)生錯誤，例如就可能擴(kuò)散為作為里德-所羅門代碼的4個符號的差錯，但由于整體上附加的符號數(shù)量少，所以準(zhǔn)確性也就小。而在出現(xiàn)錯誤時檢測出不可能校正的情況下，以此附加的符號消失來進(jìn)行消失校正，如此消失位置的差錯的大小僅出現(xiàn)在檢驗(yàn)符號的高位2比特中，也可以判斷為信息符號中無差錯。亦即，可能按差錯的大小檢測差錯。
而對于將后面附加的高位2比特匯集的符號，也可作為多數(shù)次發(fā)送信號或多數(shù)個符號記錄，而在譯碼側(cè)作多次譯碼的方法。
而作為將后面附加的高位2比特匯集后的符號的信息，也有以處于傳輸形式的例如8比特符號的里德-所羅門代碼或4比特符號的里德-所羅門代碼等的第二糾錯代碼進(jìn)行編碼，在增加其檢驗(yàn)數(shù)據(jù)后進(jìn)行發(fā)送或記錄，在譯碼側(cè)對將后面附加的高位2比特匯集后的符號，以第二糾錯代碼加以譯碼后對信息符號進(jìn)行譯碼的方法。
下面對本發(fā)明的實(shí)施例6加以說明。圖12為實(shí)現(xiàn)本發(fā)明實(shí)施例6的糾錯編碼譯碼方法的電路的電路方框圖，是特別針對解決第四問題所用結(jié)構(gòu)的示例。圖中，61為用于輸入接收數(shù)據(jù)的數(shù)據(jù)輸入端1所輸入的代碼序列的校正子電路，62為選擇對應(yīng)于緩沖存貯器59來的數(shù)據(jù)的校正子電路60的數(shù)據(jù)和對應(yīng)于從數(shù)據(jù)輸入端1來的數(shù)據(jù)的校正子電路61的數(shù)據(jù)并輸入給差錯位置/大小檢測電路63的選擇器。至于其他結(jié)構(gòu)，均與圖18的結(jié)構(gòu)相同。
下面說這樣構(gòu)成的操作。
由數(shù)據(jù)輸入端1輸入的代碼序列在被存入緩沖存貯器59的同時，被輸入至校正子電路61。校正子電路60對除緊接著接收的代碼序列以外的代碼序列進(jìn)行校正子計(jì)算。
選擇器62分時選擇校正子電路60、61各自的數(shù)據(jù)后，輸入到差錯位置/大小檢測電路63。在差錯位置/大小檢測電路63中，按照所輸入的校正子信息求取差錯位置和差錯的大小，傳送至校正電路64。校正電路64由緩沖存貯器59中所存放的數(shù)據(jù)中取入相當(dāng)于該差錯位置的數(shù)據(jù)，進(jìn)行差錯校正再送回緩沖存貯留59。
由此，緩沖存貯器59和校正子電路60的數(shù)據(jù)存取，減少了輸入代碼長度，因而即使緩沖存貯器59的存取速度較慢亦能適應(yīng)，而可以使例如歷來以昂貴的SRAM組成的緩沖存貯器59，成為廉價(jià)的DRAM。
下面說明本發(fā)明的實(shí)施例7。圖13為實(shí)現(xiàn)本發(fā)明實(shí)施例7的糾錯編碼譯碼方法的電路的電路方框圖，是特別為解決第五問題的結(jié)構(gòu)示例。圖中，51為由校正子電路60輸出的8比特校正子信號，50為由校正子信號51檢測偶數(shù)和加權(quán)“5”的偶數(shù)和加權(quán)“5”檢測電路，52為在偶數(shù)和加權(quán)“5”檢測電路50檢測偶數(shù)和加權(quán)“5”時輸出信號“1”的偶數(shù)和加權(quán)“5”檢測信號線，至于其他構(gòu)成，除72比特輸入“或非”電路67外，與圖19的結(jié)構(gòu)相同。
作為以1比特糾錯2比特進(jìn)行檢測的代碼構(gòu)成法有，由奇偶校驗(yàn)陣列各自不同的奇數(shù)加權(quán)的比特序列來構(gòu)成的方法。這在前面舉出的文獻(xiàn)中也有介紹。在(72、64)二進(jìn)制線性代碼中，奇偶校驗(yàn)陣列為8比特，但進(jìn)行各自的奇數(shù)加數(shù)狀態(tài)的組合則成為如下狀態(tài)。
加權(quán)1＝8加權(quán)3＝56
加權(quán)5＝58加權(quán)7＝8。
而現(xiàn)有是選擇加權(quán)“1”、“3”、“5”的狀態(tài)，構(gòu)成(72、64)代碼，但在本實(shí)施例中則取加權(quán)“1”、“3”、“7”來構(gòu)成代碼。這時，例如說奇偶校驗(yàn)陣列即使成為 也可能成為1比特糾錯2比特的差錯檢測。由此，在校正子計(jì)算中，與現(xiàn)有的最小結(jié)構(gòu)相比也不改變延遲段數(shù)，雖然增加16個“異或”電路，但因?yàn)橛尚Ｕ訑?shù)據(jù)直接得到不可校正的檢測結(jié)果，總體來說是以較少的電路數(shù)量的結(jié)構(gòu)而能實(shí)現(xiàn)高速且簡單的差錯檢測。
現(xiàn)按照上述觀點(diǎn)說明圖13的操作。
在此實(shí)施例的代碼結(jié)構(gòu)中，由于奇偶校驗(yàn)陣列中采用作為奇數(shù)加權(quán)的“1”、“3”、“7”的完全格式，故可以檢測出除不符合的校正子格式，亦即除“0”以外的偶數(shù)加權(quán)格式和加權(quán)“5”的格式。而由于校正子的“0”檢測是由8輸入“或”電路66進(jìn)行檢測、并由2輸入“與”電路68使得不可校正標(biāo)志不為“1”，所以亦可以由偶數(shù)和加權(quán)“5”檢測電路50檢測偶數(shù)和加權(quán)“5”。
圖14為表明偶數(shù)和加權(quán)“5”檢測電路50的詳細(xì)結(jié)構(gòu)的電路方框圖。圖中，53為2輸入“異或”電路，54為2輸入“與”電路，55為2輸入“或”電路，56為2輸入“異或非”電路。
如由圖中可理解的，現(xiàn)有技術(shù)雖然必須是71個2輸入“或”電路或“或非”電路，而本實(shí)施例的結(jié)構(gòu)卻可能以極小的電路規(guī)模來實(shí)現(xiàn)同樣的功能。
這里雖然是針對(72、64)二進(jìn)制線性代碼所作的說明，但對于其他奇偶長度的代碼也同樣適用，這是不言而喻的。
本發(fā)明的糾錯代碼譯碼方法由于作成以上這樣的結(jié)構(gòu)，所以能取得下述的種種效果。
本發(fā)明對于第一個問題，在以比信息符號還大的比特長作為符號的里德-所羅門代碼的代碼中，以信息比特的高位部分作為偽數(shù)據(jù)，而對檢驗(yàn)符號的高位二比特由后面增加這樣來構(gòu)成，所以不進(jìn)行符號變換，并由于能僅以符號時鐘進(jìn)行編碼譯碼，所以取得能高速處理的效果。
本發(fā)明對于第二個問題，由于依靠代碼序列的反相或向壓縮部分設(shè)定偽數(shù)據(jù)，而能采用糾錯電路來實(shí)現(xiàn)快速存貯器的抹除檢驗(yàn)，所以不要專門用于檢驗(yàn)的電路，從而有取得簡化電路結(jié)構(gòu)的效果。
本發(fā)明對于第三個問題，由于在壓縮部分重疊以代碼原始數(shù)據(jù)，以此來插入同步數(shù)據(jù)，所以具有不增加信息長或數(shù)據(jù)長，而能進(jìn)行同步檢驗(yàn)或恢復(fù)的效果。
本發(fā)明對第四個問題，由于設(shè)置有對應(yīng)輸入數(shù)據(jù)的校正子電路，可由選擇器對現(xiàn)有的校正子電路選擇地進(jìn)行譯碼，所以與現(xiàn)有技術(shù)相比，可以使緩沖存貯器的存貯速度降低，從而具有適宜采用廉價(jià)存貯器的效果。
本發(fā)明對于第五個問題，在8比特的校正子信息長中，對于加權(quán)“1”、“3”、“7”的完全格式作對應(yīng)的1比特糾錯，所以可能僅僅從校正子信息中直接檢測出除“0”以外的偶數(shù)和加權(quán)“5”來檢測不可校正的情況，從而其有能夠以較現(xiàn)有高的速度的小型電路來進(jìn)行差錯檢測。
權(quán)利要求
1.一種糾錯編碼/譯碼方法，其特征在于，糾錯編碼和譯碼包括在進(jìn)行1位糾錯和2位糾錯的(76，64)二進(jìn)制線性碼中將奇偶檢驗(yàn)矩陣的加權(quán)只作為“1”、“3”或“7”處理的步驟。
2.一種譯碼電路，用于對(76，64)二進(jìn)制線性碼進(jìn)行譯碼，其特征在于，它包括校正子計(jì)算器，用于進(jìn)行校正子計(jì)算；糾錯器件，用于進(jìn)行糾錯；和糾錯不可能性檢測器件，在8位校正子的位加權(quán)為不包括所有“0”或5的偶數(shù)時確定不可能糾錯。
3.如權(quán)利要求1所述的糾錯編碼/譯碼方法，其特征在于，它包括對(76，64)二進(jìn)制線性碼進(jìn)行譯碼時將所述奇偶檢驗(yàn)矩陣作為[NO 1]處理的步驟
全文摘要
一種糾錯編碼/譯碼方法,其特征在于,糾錯編碼和譯碼包括在進(jìn)行1位糾錯和2位糾錯的(76,74)二進(jìn)制線性碼中將奇偶檢驗(yàn)矩陣的加權(quán)只作為“1”、“3”或“7”處理的步驟。
文檔編號H03M13/47GK1334647SQ0111736
公開日2002年2月6日 申請日期2001年4月23日 優(yōu)先權(quán)日1995年5月30日
發(fā)明者吉田英夫 申請人:三菱電機(jī)株式會社