一種快閃存儲(chǔ)器及其控制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種半導(dǎo)體技術(shù)領(lǐng)域，特別是涉及一種快閃存儲(chǔ)器及其控制方法。
【背景技術(shù)】
[0002] 由于片上系統(tǒng)電路復(fù)雜，需要使用閃存的電路可能較多且扇區(qū)大小可能不一，在 系統(tǒng)集成時(shí)，需要將這些扇區(qū)大小不一致的存儲(chǔ)陣列集成在一起以共用列譯碼電路，由于 存儲(chǔ)陣列通常都是放置在一個(gè)矩形區(qū)域，扇區(qū)小的存儲(chǔ)陣列的X方向?qū)挾缺厝徽恍?，?了對(duì)齊位線，集成后新的存儲(chǔ)陣列總是在小扇區(qū)陣列部分依舊放置存儲(chǔ)單元，但實(shí)際不使 用這些存儲(chǔ)單元，這部分芯片面積浪費(fèi)嚴(yán)重。
[0003] 圖1為一現(xiàn)有技術(shù)下不同扇區(qū)大小的閃存陣列集成示意圖。其中，大陣列扇區(qū)為 512字節(jié)，每扇區(qū)有4條字線WL0/l/2/3_C、l條源線SL_C以及1024條位線BL0~BL1023， 即每行有128字節(jié)（byte)，左側(cè)為對(duì)應(yīng)行譯碼及電平移位電路、字線驅(qū)動(dòng)、源線上拉驅(qū)動(dòng)和 源線下拉驅(qū)動(dòng)；小陣列扇區(qū)為64字節(jié)，每扇區(qū)同樣放置4條字線WL0/l/2/3_D、1條源線SL_ D以及1024條位線BL0~BL1023,每行同樣有128字節(jié)（byte)，但是僅使用字線WL0_D所 控制的行的一半，即位線僅使用BL0~BL511，其他存儲(chǔ)單元都不使用，陣列左側(cè)同樣為對(duì) 應(yīng)行譯碼及電平移位電路、字線驅(qū)動(dòng)、源線上拉驅(qū)動(dòng)和源線下拉驅(qū)動(dòng)。
[0004] 典型源線譯碼電路（源線上拉驅(qū)動(dòng)和源線下拉驅(qū)動(dòng)）如圖2所示。該上拉驅(qū)動(dòng)包 含一個(gè)PM0S管和一個(gè)NM0S管，控制信號(hào)SEL連接該P(yáng)M0S管和NM0S管的柵極，PM0S管源 極接高壓VSL，NM0S管源極接地，該P(yáng)M0S管和NM0S管的漏極為源線SL ;下拉驅(qū)動(dòng)包含一個(gè) 大尺寸的NM0S管，讀控制信號(hào)RDEN連接該NM0S管的柵極，該NM0S管源極接地，該NM0S管 的漏極接源線SL。當(dāng)對(duì)存儲(chǔ)單元a操作時(shí)，Y譯碼電路（列譯碼，未示出）選中位線BLn， X譯碼電路（行譯碼）選中字線WL，同時(shí)源線譯碼輸出設(shè)定電壓給SL，典型的讀、編程和擦 除電壓如表1所示。擦除時(shí)，字線WL加12V高壓，位線BLn和源線SL接0V低壓，高壓差形 成的強(qiáng)磁場將浮柵上的電子拉走從而將存儲(chǔ)單元的信息全部清除（一般擦除后對(duì)應(yīng)高電 平"1"）；編程時(shí)，字線WL加1.5V電壓，位線BLn輸出0. 3V低電壓，SEL為低將8V高壓接 至源線SL，存儲(chǔ)單元a形成源線SL (接源極）到位線BLn (接漏極）的電流，同時(shí)向浮柵注 入電子實(shí)現(xiàn)在存儲(chǔ)單元中寫入"〇"（寫"1"不做操作）；讀取時(shí)，字線WL加2. 5V電壓，位線 BLn輸出0. 8V電壓，RDEN為高將源線SL拉至地接0V，存儲(chǔ)單元a形成位線BLn (接漏極） 到源線SL (接源極）的電流，該電流通過下拉驅(qū)動(dòng)M0S管回流到地。
[0005] 表1傳統(tǒng)閃存存儲(chǔ)單元讀寫擦除電壓
[0006]

[0007] 可見，傳統(tǒng)閃存陣列架構(gòu)I對(duì)于兩個(gè)不一樣大小的扇區(qū)的存儲(chǔ)陣列集成到同一個(gè) 存儲(chǔ)陣列中，為了對(duì)齊位線，浪費(fèi)芯片面積比較嚴(yán)重。

【發(fā)明內(nèi)容】

[0008] 為克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明之一目的在于提供一種快閃存儲(chǔ)器及其 控制方法，其通過去除小扇區(qū)源線下拉單元，使得在不浪費(fèi)面積的情況下，實(shí)現(xiàn)位線對(duì)齊， 小扇區(qū)的電流通過閑置的位線（閑置單元都為擦除狀態(tài)單元）回流至地。
[0009] 為達(dá)上述及其它目的，本發(fā)明提出一種快閃存儲(chǔ)器，包括一大扇區(qū)存儲(chǔ)陣列及一 小扇區(qū)存儲(chǔ)陣列，該大扇區(qū)存儲(chǔ)陣列和該小扇區(qū)存儲(chǔ)陣列集成至同一存儲(chǔ)陣列，該大扇區(qū) 存儲(chǔ)陣列包含列方向的N條位線、行方向的Μ條字線以及一條源線，該小扇區(qū)存儲(chǔ)陣列列方 向包含Ν條位線，從列方向?qū)⑿蟹较虻淖志€和源線分為η組，每組包含Μ/η條字線WL以及 一條源線SL，行譯碼及電平位移電路通過字線驅(qū)動(dòng)電路連接該Μ條字線，η個(gè)源上拉驅(qū)動(dòng)電 路分別通過該η組的源線連接各組的存儲(chǔ)單元。
[0010] 進(jìn)一步地，該源上拉驅(qū)動(dòng)電路包括一個(gè)PM0S管和一個(gè)NM0S管，控制信號(hào)SEL連接 該P(yáng)M0S管和NM0S管的柵極，該P(yáng)M0S管源極接高壓，該NM0S管源極接地，該P(yáng)M0S管和NM0S 管的漏極為源線。
[0011] 進(jìn)一步地，當(dāng)對(duì)該小扇區(qū)存儲(chǔ)陣列進(jìn)行讀操作時(shí)，設(shè)置各控制線電壓，以選中一被 選存儲(chǔ)單元a，并選擇使本行處于擦除狀態(tài)的閑置單元處于導(dǎo)通狀態(tài)，該被選存儲(chǔ)單元a所 儲(chǔ)存信息形成的電流由位線經(jīng)該被選存儲(chǔ)單元a漏極進(jìn)入該被選存儲(chǔ)單元a的源極，然后 經(jīng)源線進(jìn)入該閑置單元的源極、漏極及其位線，最終經(jīng)列譯碼電路回流至地。
[0012] 進(jìn)一步地，該控制線電壓包括該被選存儲(chǔ)單元所在列位線電壓、所在行字線電壓、 該閑置單元所在列位線電壓。
[0013] 進(jìn)一步地，讀操作時(shí)，設(shè)置該閑置單元所在位線BLm電壓為0V低壓，該被選存儲(chǔ) 單元a所在列的位線BLn電壓為0. 5~0. 8V，該被選存儲(chǔ)單元a所在行字線電壓為2. 2~ 2. 8V，其中，m古η。
[0014] 為達(dá)到上述目的，本發(fā)明還提供一種快閃存儲(chǔ)器的控制方法，包括如下步驟：
[0015] 步驟一，對(duì)該存儲(chǔ)器的小扇區(qū)存儲(chǔ)陣列進(jìn)行讀操作前，先設(shè)置各控制線電壓，以選 中一被選存儲(chǔ)單元a，并選擇使本行處于擦除狀態(tài)的閑置單元處于導(dǎo)通狀態(tài)；
[0016] 步驟二，讀操作時(shí)，該被選存儲(chǔ)單元a所儲(chǔ)存信息形成的電流由其所在列的位線 經(jīng)該被選存儲(chǔ)單元a漏極進(jìn)入該被選存儲(chǔ)單元a的源極，然后經(jīng)源線進(jìn)入該閑置單元的源 極、漏極及該閑置單元所在列位線，最終經(jīng)列譯碼電路回流至地。
[0017] 進(jìn)一步地，該控制線電壓包括該被選存儲(chǔ)單元所在列位線電壓、所在行字線電壓、 該閑置單元所在列位線電壓。
[0018] 進(jìn)一步地，步驟一中，設(shè)置該閑置單元所在位線BLm電壓為0V低壓，該被選存儲(chǔ) 單元a所在列的位線BLn電壓為0. 5~0. 8V，該被選存儲(chǔ)單元a所在行字線電壓為2. 2~ 2. 8V，其中，m古η。
[0019] 可見，本發(fā)明一種快閃存儲(chǔ)器及其控制方法在集成扇區(qū)大小不同的陣列時(shí)，通過 去除小扇區(qū)源線下拉單元節(jié)約2/3的行譯碼電路面積，通過合理設(shè)置讀操作時(shí)各控制線電 壓實(shí)現(xiàn)正常讀取，達(dá)到正常操作閃存和節(jié)約芯片面積的目的，實(shí)現(xiàn)大小扇區(qū)位線對(duì)齊。
【附圖說明】
[0020] 圖1為一現(xiàn)有技術(shù)下不同扇區(qū)大小的閃存陣列集成示意圖；
[0021] 圖2為傳統(tǒng)的源線譯碼及讀電流流向示意圖；
[0022] 圖3為本發(fā)明一種快閃存儲(chǔ)器之較佳實(shí)施例的結(jié)構(gòu)示意圖；
[0023] 圖4為本發(fā)明較佳實(shí)施例中小扇區(qū)存儲(chǔ)陣列的下拉電流示意圖；
[0024] 圖5為本發(fā)明一種快閃存儲(chǔ)器的控制方法的步驟流程圖。
【具體實(shí)施方式】
[0025] 以下通過特定的具體實(shí)例并結(jié)合【附圖說明】本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可 由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同 的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離 本發(fā)明的精神下進(jìn)行各種修飾與變更。
[0026] 圖3為本發(fā)明一種快閃存儲(chǔ)器之較佳實(shí)施例的結(jié)構(gòu)示意圖。如圖3所示，本發(fā)明 一種快閃存儲(chǔ)器，包括一大扇區(qū)存儲(chǔ)陣列及一小扇區(qū)存儲(chǔ)陣列，大扇區(qū)存儲(chǔ)陣列和該小扇 區(qū)存儲(chǔ)陣列集成至同一存儲(chǔ)陣列，該大扇區(qū)存儲(chǔ)陣列包含列方向的N條位線BL、行方向的Μ 條字線WL以及一條源線SL，在該大扇區(qū)存儲(chǔ)陣列的行方向，行譯碼及電平位移電路通過字 線驅(qū)動(dòng)電路連接該些字線WL，源上拉驅(qū)動(dòng)電路與源下拉驅(qū)動(dòng)電路通過源線連接該大扇區(qū)各 存儲(chǔ)單元的源極；該小扇區(qū)存儲(chǔ)陣列列方向包含Ν條位線BL，從列方向?qū)⒆志€和源線分為η 組，每組包含Μ/η條字線WL以及一條源線SL，行譯碼及電平位移電路通過字線驅(qū)動(dòng)電路連 接該Μ條字線，η個(gè)源上拉驅(qū)動(dòng)電路分別通過該η條的源線連接各組的存儲(chǔ)單元。在本發(fā)明 較佳實(shí)施例中，大扇區(qū)為512字節(jié)，小扇區(qū)為64字節(jié)，大小扇區(qū)均包含1024條位線（BL0~ BL1023)以及4條字線（WL0_C~WL3_C以及WL0_D~WL3_D)，大扇區(qū)包含一條源線SL_