專利名稱：具有輸出偏移校正的比較器與金屬氧化物半導(dǎo)體邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種比較器，特別是涉及一種具有輸出偏移校正的比較器。
背景技術(shù)：
在多種模擬/數(shù)字轉(zhuǎn)換器(analog/digital converter；ADC)中，例如快速模擬/數(shù)字轉(zhuǎn)換器(flash ADC)、內(nèi)差式模擬/數(shù)字轉(zhuǎn)換器(interpolationADC)、管線式模擬/數(shù)字轉(zhuǎn)換器(pipeline ADC)以及兩步式模擬/數(shù)字轉(zhuǎn)換器(two-step ADC)，以及高速接收器中，例如PCI_Express接收器以及DVI接收器中，都需要高速度的比較器，以符合數(shù)字電路的高速操作的要求。
差動(dòng)邏輯電路，例如金屬氧化物半導(dǎo)體電流型邏輯(MOS current modelogic；MCML)電路，由于其高切換速度與低電能損耗，故非常適用于需要高速的系統(tǒng)中。圖1A與圖1B為傳統(tǒng)MCML電路的電路圖。如圖所示，若晶體管MN1與MN2的閾值電壓(Vt)不同，由于偏壓電壓的偏移，將使得MCML電路的輸出信號(hào)變得不平衡，即MCML電路的輸出端上會(huì)產(chǎn)生輸出偏移。當(dāng)最小差動(dòng)輸出電壓過(guò)小時(shí)，將會(huì)使得MCML電路產(chǎn)生不正常操作。因此，由于工藝變異，例如差動(dòng)對(duì)晶體管的閾值電壓(Vt)的變動(dòng)，將會(huì)限制MCML電路的最高操作頻率與解析能力，亦會(huì)使得MCML電路的輸出共模電平產(chǎn)生不一致。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種具有輸出偏移校正的比較器，包括一金屬氧化物半導(dǎo)體電流型邏輯(MOS current mode logic；MCML)電路，用以接收一對(duì)輸入信號(hào)，并且于二輸出端上產(chǎn)一對(duì)差動(dòng)邏輯信號(hào)，并包括一校正單元耦接至輸出端，用以根據(jù)多個(gè)數(shù)字校正碼，校正輸出端上的輸出偏移；以及一輸出級(jí)，耦接金屬氧化物半導(dǎo)體電流型邏輯電路的輸出端，用放大差動(dòng)邏輯信號(hào)，并產(chǎn)生一比較結(jié)果信號(hào)。
本發(fā)明的實(shí)施例還提供一種具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，包括一差動(dòng)輸入級(jí)，具有二輸入端用以接收二輸入信號(hào)，以及一共同節(jié)點(diǎn)，并且在一取樣模式下，于二輸出端上產(chǎn)生二對(duì)應(yīng)輸出信號(hào)；一栓鎖單元，耦接至差動(dòng)輸入級(jí)，于一比較模式時(shí)，用以根據(jù)來(lái)自差動(dòng)輸入級(jí)的對(duì)應(yīng)輸出信號(hào)，于二輸出端上產(chǎn)生差動(dòng)邏輯信號(hào)，并具有一第一節(jié)點(diǎn)；以及一校正單元，耦接至輸出端，用以根據(jù)數(shù)字校正碼，校正輸出端上的輸出偏移。


為了使本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并結(jié)合附圖詳細(xì)說(shuō)明。
圖1A為傳統(tǒng)MCML電路的電路圖。
圖1B為另一傳統(tǒng)MCML電路的電路圖。
圖2所示為本發(fā)明的比較器的一實(shí)施例。
圖3所示為本發(fā)明的金屬氧化物半導(dǎo)體電流型邏輯電路的一電路示意圖。
圖4所示為一數(shù)字控制型電流源的電路示意圖。
圖5為一輸出級(jí)的電路示意圖。
圖6A為比較器的差動(dòng)邏輯信號(hào)的波形示意圖。
圖6B為比較器的差動(dòng)邏輯信號(hào)的另一波形示意圖。
附圖符號(hào)說(shuō)明MP1、MP2、MN1～MN4、MF1～MF2晶體管；CLK、/CLK時(shí)鐘信號(hào)；D、/D輸入信號(hào)；Q、/Q輸出信號(hào)；VREF參考電壓；Vdd電源電壓。
100比較器；10金屬氧化物半導(dǎo)體電流型邏輯電路；20輸出級(jí)；
14差動(dòng)輸入級(jí)；16栓鎖單元；18差動(dòng)對(duì)；22差動(dòng)放大單元；24緩沖器；DI1、DI2數(shù)字控制型電流源；VIP、VIN輸入信號(hào)；CLK、/CLK時(shí)鐘信號(hào)；I1～I(xiàn)2電流源；ND1～ND3節(jié)點(diǎn)；CN共模節(jié)點(diǎn)；OT1、OT2輸出端；RD1、RD2負(fù)載組件；Vdd電源電壓；GND接地電壓；D-、D+、D
、D[1]、...、D[n]數(shù)字校正碼；N1～N15NMOS晶體管；P1～P8、P51～P5NPMOS晶體管；OL1、OL2信號(hào)；ICSN、Iref電流；Vo比較結(jié)果信號(hào)；R1～R4電阻；C1～C2電容。
具體實(shí)施例方式
圖2所示為本發(fā)明的比較器的一實(shí)施例，而圖3所示為本發(fā)明的金屬氧化物半導(dǎo)體電流型邏輯(MOS current mode logic；MCML)電路的一電路示意圖。如圖2與圖3所示，比較器100包括一金屬氧化物半導(dǎo)體電流型邏輯電路(以下簡(jiǎn)稱為MCML電路)10以及一輸出級(jí)20。
MCML電路10接收輸入信號(hào)VIN與VIP，而產(chǎn)生差動(dòng)邏輯信號(hào)于輸出端OT1與OT2上。MCML電路10包括一耦合電路12(僅顯示于圖3中)、一差動(dòng)輸入級(jí)14、一栓鎖單元16、一差動(dòng)對(duì)18、一電流源I2(僅顯示于圖2中)、一校正單元(DI1與DI2)以及一升壓裝置I1(僅顯示于圖3中)。升壓裝置I1用以于一比較模式時(shí)，將共同節(jié)點(diǎn)CN的電壓電平拉高至電源電壓Vdd。
耦合單元12耦接于差動(dòng)輸入級(jí)14的輸入端IT1與IT2，用以將輸入信號(hào)VIN與VIP耦接至差動(dòng)輸入級(jí)14。如圖3中所示，差動(dòng)輸入級(jí)14可由電阻R1～R4以及電容C1～C2所構(gòu)成。
差動(dòng)輸入級(jí)14用以接收輸入信號(hào)VIN與VIP，于一取樣模式下，產(chǎn)生對(duì)應(yīng)輸出信號(hào)于輸出端OT1與OT2上。差動(dòng)輸入級(jí)14包括二負(fù)載組件RD1與RD2以及晶體管N1與N2。負(fù)載組件RD1耦接于NMOS晶體管N1的漏極與電源電壓Vdd之間，而負(fù)載組件RD2耦接于NMOS晶體管N2的漏極與電源電壓Vdd之間。NMOS晶體管N1包括一源極耦接至共同節(jié)點(diǎn)CN以及一柵極耦接至輸入信號(hào)VIN，而NMOS晶體管N2包括一源極耦接至共同節(jié)點(diǎn)CN與NMOS晶體管N1的源極，以及一柵極耦接至輸入信號(hào)VIP。如圖3所示，PMOS晶體管P1與P3構(gòu)成一電流源作為負(fù)載組件RD1，而PMOS晶體管P2與P4構(gòu)成一電流源作為負(fù)載組件RD2。
栓鎖單元16耦接于差動(dòng)輸入級(jí)14，用以于比較模式，根據(jù)差動(dòng)輸入級(jí)14的輸出信號(hào)，產(chǎn)生差動(dòng)邏輯信號(hào)于輸出端OT1與OT2之上。栓鎖單元16包括交叉耦接的NMOS晶體管N3與N4，NMOS晶體管N3包括一源極耦接至節(jié)點(diǎn)ND1，一漏極耦接至輸出端OT2以及一柵極耦接至NMOS晶體管N4的漏極，而NMOS晶體管N4包括一源極耦接至節(jié)點(diǎn)ND1，一漏極耦接至輸出端OT1以及一柵極耦接至NMOS晶體管N3的漏極。
差動(dòng)對(duì)18包括NMOS晶體管N5與N6，NMOS晶體管N5包括一漏極耦接至差動(dòng)輸入級(jí)14的共同節(jié)點(diǎn)CN，一源極耦接至節(jié)點(diǎn)ND2以及一柵極耦接至一時(shí)鐘信號(hào)CLK，而NMOS晶體管N6包括一漏極耦接至差動(dòng)輸入級(jí)14的共同節(jié)點(diǎn)CN，一源極耦接至節(jié)點(diǎn)ND2以及一柵極耦接至一時(shí)鐘信號(hào)/CLK，在此時(shí)鐘信號(hào)CLK與/CLK互為反相信號(hào)。電流源I2耦接于節(jié)點(diǎn)ND2與接地電壓GND之間。如圖3中所示，NMOS晶體管N7與N9構(gòu)成一電流源I2，而NMOS晶體管N7與N9的柵極耦接至節(jié)點(diǎn)ND3。
電流源I1耦接于電源電壓Vdd與差動(dòng)輸入級(jí)14的共同節(jié)點(diǎn)CN之間，用以于比較模式時(shí)，將共同節(jié)點(diǎn)CN上的電壓電平拉到電源電壓Vdd。如圖3所示，PMOS晶體管P1與P2構(gòu)成電流源I1，用以于比較模式時(shí)，將共同節(jié)點(diǎn)CN上的電壓電平拉到電源電壓Vdd。NMOS晶體管N7與N8構(gòu)成一偏壓電流源，用以提供參考電流Iref至PMOS晶體管P1～P4。藉由將通過(guò)晶體管N9的電流大于通過(guò)晶體管P3與P4的電流的兩倍，將可使得輸出端OT1與OT2間的共模電壓(common mode voltage)保持穩(wěn)定，進(jìn)而使晶體管N3與N4操作在線性區(qū)。
數(shù)字控制型電流源(digital controlled current source)DI1與DI2，耦接于輸出端OT1、OT2與接地電壓GND之間，作為校正單元，用以根據(jù)數(shù)字校正碼D+與D-，校正輸出端OT1與OT2上的輸出偏移(output offset)。圖4所示為一數(shù)字控制型電流源的電路示意圖。
如圖4中所示，數(shù)字控制型電流源DI1或DI2包括多個(gè)PMOS晶體管P51～P5N以及NMOS晶體管N10與N11。PMOS晶體管P51～P5N并聯(lián)地連接，PMOS晶體管P51～P5N的源耦接至源電壓Vdd，PMOS晶體管P51～P5N的漏極耦接至NMOS晶體管N10的漏極，PMOS晶體管P51～P5N的柵極系耦接至數(shù)字校正碼D
、D[1]、...、D[n](一組數(shù)字校正碼D+或D-)。
NMOS晶體管N1O包括一漏極耦接至PMOS晶體管P51～P5N的漏極，一源極耦接至接地電壓GND以及一柵極耦接至其漏極與NMOS晶體管N11的柵極。NMOS晶體管N11包括，一源極耦接至接地電壓GND，一柵極耦接至其漏極與NMOS晶體管N10的柵極以及一漏極耦接至輸出端OT1或OT2。藉由更改數(shù)字校正碼D
、D[1]、...、D[n]，流經(jīng)晶體管N11的電流ICSN將可以被調(diào)整，因此流在輸出端OT1或OT2上的電流亦可以被調(diào)整。
輸出級(jí)20耦接于輸出端OT1與OT2，用以接收差動(dòng)邏輯信號(hào)，加以放大后產(chǎn)生一比較結(jié)果信號(hào)Vo。圖5為一輸出級(jí)的電路示意圖。如圖5中所示，輸出級(jí)20包括一差動(dòng)放大單元22以及一緩沖器24。差動(dòng)放大單元22耦接至輸出端OT1與OT2，用以放大來(lái)自栓鎖單元16的差動(dòng)邏輯信號(hào)，并產(chǎn)生一比較結(jié)果信號(hào)Vo。差動(dòng)放大單元22包括PMOS晶體管P6與P7以及NMOS晶體管N12～N14。NMOS晶體管N14的柵極耦接至MCML電路10的節(jié)點(diǎn)ND3。緩沖器24包括一輸入端耦接至PMOS晶體管P7與NMOS晶體管N13的漏極，用以緩沖(buffering)上述比較結(jié)果信號(hào)Vo。
以下參考圖3，用以說(shuō)明比較器100的操作。
初始時(shí)，于校正模式時(shí)，相同的輸入信號(hào)VIN與VIP被供應(yīng)至差動(dòng)輸入級(jí)14的輸入端IT1與IT2，并且時(shí)鐘信號(hào)CLK與/CLK會(huì)分別為HIGH或LOW。若晶體管N1與N2的閾值電壓(Vt)不同，由于偏壓電壓的偏移，將使得MCML電路10的輸出信號(hào)變得不平衡，也就是說(shuō)MCML電路的輸出端上會(huì)產(chǎn)生輸出偏移。藉由更改數(shù)字校正碼D
、D[1]、...、D[n]，流經(jīng)晶體管N11的電流ICSN將可以被調(diào)整，因此流在輸出端OT1或OT2上的電流亦可以被調(diào)整，使得MCML電路10的輸出端OT1與OT2上的輸出信號(hào)將變得平衡，且MCML電路10的輸出端OT1與OT2上的輸出偏壓將可以被消除。于MCML電路10的輸出端的輸出信號(hào)將變得平衡，即MCML電路10的輸出端的輸出偏壓被消除時(shí)，將可得到最佳的數(shù)字校正碼D+與D-。
如圖6A所示，藉由施加最佳的數(shù)字校正碼D+與D-至數(shù)字控制型電流源DI1與DI2，MCML電路10的輸出信號(hào)將會(huì)變得平衡。其中，信號(hào)OL1與OL2分別代表校正模式時(shí)，在輸出端OT1與OT2上的差動(dòng)信號(hào)，并且MCML電路10的輸出共模電壓電平穩(wěn)定地位于約875mV。
于取樣模式時(shí)，時(shí)鐘信號(hào)CLK與/CLK分別為HIGH與LOW，NMOS晶體管N5與N6分別為導(dǎo)通及截止，且最佳的數(shù)字校正碼D+與D-分別施加至數(shù)字控制型電流源DI1與DI2。差動(dòng)輸入級(jí)14被致能用以于輸出端OT1與OT2上產(chǎn)生差動(dòng)輸出信號(hào)，并且由于NMOS晶體管N5與N6為導(dǎo)通及截止，栓鎖單元16被禁能。由于NMOS晶體管N5導(dǎo)通，共同節(jié)點(diǎn)CN被拉到一個(gè)低電壓。
于取樣模式時(shí)，最佳的數(shù)字校正碼D+與D-分別施加至數(shù)字控制型電流源DI1與DI2，且時(shí)鐘信號(hào)CLK與/CLK分別為L(zhǎng)OW與HIGH，使得NMOS晶體管N5與N6分別為截止及導(dǎo)通。因此，差動(dòng)輸入級(jí)14被禁能，而栓鎖單元被致能，用以鎖住并放大由NMOS晶體管N1與N2產(chǎn)生的差動(dòng)輸出信號(hào)，作為差動(dòng)邏輯信號(hào)，并輸出至輸出級(jí)20。如圖6B中所示，信號(hào)OL1與OL2代表于比較模式時(shí)，在輸出端OT1與OT2上的差動(dòng)邏輯信號(hào)。輸入級(jí)20用以放大來(lái)自MCML電路10的差動(dòng)邏輯信號(hào)，然后產(chǎn)生一比較結(jié)果信號(hào)Vo。
由于NMOS晶體管N5截止，共模節(jié)點(diǎn)CN立刻藉由PMOS晶體管P2拉高至電源電壓Vdd，使得共模節(jié)點(diǎn)CN上的電壓電平可以快速地穩(wěn)定下來(lái)，并且減少由于高回轉(zhuǎn)率的輸出(high slew rate input)所造成錯(cuò)誤。再者，由于差動(dòng)輸入級(jí)14的輸出偏移可以藉由數(shù)字控制型電流源DI1與DI2而消除，比較器100的解析能力將可以有效地提升。
雖然本發(fā)明已以較佳實(shí)施例披露如上，然其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍的前提下可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍以本發(fā)明的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種具有輸出偏移校正的比較器，包括一金屬氧化物半導(dǎo)體電流型邏輯電路，用以接收一對(duì)輸入信號(hào)，并且于二輸出端上產(chǎn)一對(duì)差動(dòng)邏輯信號(hào)，并包括一校正單元耦接至上述輸出端，用以根據(jù)數(shù)字校正碼，校正上述輸出端上的輸出偏移；以及一輸出級(jí)，耦接上述金屬氧化物半導(dǎo)體電流型邏輯電路的上述輸出端，用于放大上述差動(dòng)邏輯信號(hào)，并產(chǎn)生一比較結(jié)果信號(hào)。
2.如權(quán)利要求1所述的具有輸出偏移校正的比較器，其中上述數(shù)字校正碼包括一第一組校正碼以及一第二組校正碼。
3.如權(quán)利要求2所述的具有輸出偏移校正的比較器，其中上述校正單元包括二數(shù)字控制型電流源，用以分別根據(jù)上述第一、第二組校正碼，產(chǎn)生對(duì)應(yīng)電流來(lái)校正上述輸出端上的上述輸出偏移。
4.如權(quán)利要求3所述的具有輸出偏移校正的比較器，其中每個(gè)上述數(shù)字控制型電流源包括多個(gè)PMOS晶體管，并聯(lián)地連接，其中上述PMOS晶體管的源極耦接至一電源電壓，上述PMOS晶體管的漏極耦接至一第一節(jié)點(diǎn)，上述PMOS晶體管的柵極耦接至一組對(duì)應(yīng)的校正碼；一第一NMOS晶體管，包括一漏極端耦接至上述第一節(jié)點(diǎn)，一源極端耦接至一接地電壓，以及一柵極端耦接至其源極端；以及一第二NMOS晶體管，包括一源極端耦接至上述接地電壓，一柵極端耦接至上述第一NMOS晶體管的柵極，以及一漏極端耦接至上述金屬氧化物半導(dǎo)體電流型邏輯電路的上述輸出端中的一個(gè)。
5.如權(quán)利要求1所述的具有輸出偏移校正的比較器，其中上述金屬氧化物半導(dǎo)體電流型邏輯電路包括一差動(dòng)輸入級(jí)，具有二輸入端用以接收上述輸入信號(hào)，以及一共同節(jié)點(diǎn)，并且用以于一取樣模式下，產(chǎn)生二對(duì)應(yīng)輸出信號(hào)；一栓鎖單元，耦接至上述差動(dòng)輸入級(jí)，用以根據(jù)來(lái)自上述差動(dòng)輸入級(jí)的上述對(duì)應(yīng)輸出信號(hào)，于一比較模式時(shí)，在上述金屬氧化物半導(dǎo)體電流型邏輯電路的輸出端上產(chǎn)生上述差動(dòng)邏輯信號(hào)，并且具有一第二節(jié)點(diǎn)；以及一升壓裝置，用以于上述比較模式時(shí)，將上述共同節(jié)點(diǎn)拉到上述電源電壓。
6.如權(quán)利要求5所述的具有輸出偏移校正的比較器，其中上述升壓裝置為一耦接于上述金屬氧化物半導(dǎo)體電流型邏輯電路的共同節(jié)點(diǎn)與上述電源電壓的一第一電流源。
7.如權(quán)利要求5所述的具有輸出偏移校正的比較器，其中上述差動(dòng)輸入級(jí)包括二負(fù)載組件，分別耦接至上述差動(dòng)輸入級(jí)的輸出端；一第三NMOS晶體管，包括一源極耦接至上述共同節(jié)點(diǎn)，一漏極耦接至上述負(fù)載組件中的一個(gè)，以及一柵極；一第四NMOS晶體管，包括一源極耦接至上述共同節(jié)點(diǎn)，一漏極耦接至上述負(fù)載組件中的另一個(gè)，以及一柵極，其中上述第三、第四NMOS晶體管的柵極分別耦接至上述輸入信號(hào)。
8.如權(quán)利要求7所述的具有輸出偏移校正的比較器，其中上述栓鎖單元包括一第五NMOS晶體管，具有一源極耦接至上述第一節(jié)點(diǎn)，一漏極以及一柵極；一第六NMOS晶體管，具有一源極耦接至上述第一節(jié)點(diǎn)，一柵極耦接至上述第五NMOS晶體管的漏極，以及一漏極耦接至上述第五NMOS晶體管的柵極，其中上述第五、第六NMOS晶體管的漏極分別耦接至上述金屬氧化物半導(dǎo)體電流型邏輯電路的輸出端。
9.如權(quán)利要求5所述的具有輸出偏移校正的比較器，其中上述金屬氧化物半導(dǎo)體電流型邏輯電路還包括一差動(dòng)對(duì)，具有二輸入端用以耦接二時(shí)鐘信號(hào)，二輸出端用以分別耦接至上述共同節(jié)點(diǎn)與上述第一節(jié)點(diǎn)，以及一第二節(jié)點(diǎn)；以及一第二電流源，耦接于上述第二節(jié)點(diǎn)與上述接地電壓之間。
10.如權(quán)利要求9所述的具有輸出偏移校正的比較器，其中上述二負(fù)載組件包括一第三電流源以及一第四電流源，其中上述第三電流源耦接于上述第三NMOS晶體管的漏極與上述電源電壓之間，而上述第四電流源耦接于上述第四NMOS晶體管的漏極與上述電源電壓之間。
11.如權(quán)利要求9所述的具有輸出偏移校正的比較器，其中上述差動(dòng)對(duì)包括一第七NMOS晶體管，包括一源極耦接至上述差動(dòng)輸入級(jí)的上述共同節(jié)點(diǎn)，一源極耦接上述第二節(jié)點(diǎn)，以及一柵極耦接上述時(shí)鐘信號(hào)中的一個(gè)；一第八NMOS晶體管，包括一漏極耦接上述第一節(jié)點(diǎn)，一源極耦接上述第二節(jié)點(diǎn)，以及一柵極耦接上述時(shí)鐘信號(hào)中的另一個(gè)，其中上述二時(shí)鐘信號(hào)系互為反相信號(hào)。
12.如權(quán)利要求5所述的具有輸出偏移校正的比較器，其中上述金屬氧化物半導(dǎo)體電流型邏輯電路還包括一耦合組件耦接于上述差動(dòng)輸入級(jí)的輸入端，用以將上述輸入信號(hào)耦接至上述差動(dòng)輸入級(jí)。
13.一種具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，包括一差動(dòng)輸入級(jí)，具有二輸入端用以接收二輸入信號(hào)，以及一共同節(jié)點(diǎn)，并且在一取樣模式下，于二輸出端上產(chǎn)生二對(duì)應(yīng)輸出信號(hào)；一栓鎖單元，耦接至上述差動(dòng)輸入級(jí)，于一比較模式時(shí)，用以根據(jù)來(lái)自上述差動(dòng)輸入級(jí)的上述對(duì)應(yīng)輸出信號(hào)，于上述二輸出端上產(chǎn)生上述差動(dòng)邏輯信號(hào)，并具有一第一節(jié)點(diǎn)；以及一校正單元，耦接至上述輸出端，用以根據(jù)多個(gè)數(shù)字校正碼，校正上述輸出端上的輸出偏移。
14.如權(quán)利要求13所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述數(shù)字校正碼包括一第一組校正碼以及一第二組校正碼。
15.如權(quán)利要求14所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述校正單元包括二數(shù)字控制型電流源，用以分別根據(jù)上述第一、第二組校正碼，產(chǎn)生對(duì)應(yīng)電流來(lái)校正上述輸出端上的上述輸出偏移。
16.如權(quán)利要求15所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中每個(gè)上述數(shù)字控制型電流源包括多個(gè)PMOS晶體管，并聯(lián)地連接，其中上述PMOS晶體管的源極耦接至一電源電壓，上述PMOS晶體管的漏極耦接至一第一節(jié)點(diǎn)，上述PMOS晶體管的柵極耦接至一組對(duì)應(yīng)的校正碼；一第一NMOS晶體管，包括一漏極端耦接至上述第一節(jié)點(diǎn)，一源極端耦接至一接地電壓，以及一柵極端耦接至其源極端；以及一第二NMOS晶體管，包括一源極端耦接至上述接地電壓，一柵極端耦接至上述第一NMOS晶體管的柵，以及一漏極端耦接至上述輸出端中的一個(gè)。
17.如權(quán)利要求13所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述金屬氧化物半導(dǎo)體電流型邏輯電路還包括一升壓裝置，用以于上述比較模式時(shí)，將上述共同節(jié)點(diǎn)拉到上述電源電壓。
18.如權(quán)利要求17所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述升壓裝置為一耦接于上述金屬氧化物半導(dǎo)體電流型邏輯電路的共同節(jié)點(diǎn)與上述電源電壓的一第一電流源。
19.如權(quán)利要求17所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述差動(dòng)輸入級(jí)包括二負(fù)載組件，分別耦接至上述差動(dòng)輸入級(jí)的輸出端；一第三NMOS晶體管，包括一源極耦接至上述共同節(jié)點(diǎn)，一漏極耦接至上述負(fù)載組件中的一者，以及一柵極；一第四NMOS晶體管，包括一源極耦接至上述共同節(jié)點(diǎn)，一漏極耦接至上述負(fù)載組件中的另一個(gè)，以及一柵極，其中上述第三、第四NMOS晶體管的柵極分別耦接至上述輸入信號(hào)。
20.如權(quán)利要求19所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述栓鎖單元包括一第五NMOS晶體管，具有一源極耦接至上述第一節(jié)點(diǎn)，一漏極以及一柵極；一第六NMOS晶體管，具有一源極耦接至上述第一節(jié)點(diǎn)，一柵極耦接至上述第五NMOS晶體管的漏極，以及一漏極耦接至上述第五NMOS晶體管的柵極，其中上述第五、第六NMOS晶體管的漏極分別耦接至上述輸出端。
21.如權(quán)利要求17所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述金屬氧化物半導(dǎo)體電流型邏輯電路還包括一差動(dòng)對(duì)，具有二輸入端用以耦接二時(shí)鐘信號(hào)，二輸出端用以分別耦接至上述共同節(jié)點(diǎn)與上述第一節(jié)點(diǎn)，以及一第二節(jié)點(diǎn)；以及一第二電流源，耦接于上述第二節(jié)點(diǎn)與上述接地電壓之間。
22.如權(quán)利要求21所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述二負(fù)載組件包括一第三電流源以及一第四電流源，其中上述第三電流源系耦接于上述第三NMOS晶體管的漏極與上述電源電壓之間，而上述第四電流源耦接于上述第四NMOS晶體管的漏極與上述電源電壓之間。
23.如權(quán)利要求21所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，其中上述差動(dòng)對(duì)包括一第七NMOS晶體管，包括一源極耦接至上述差動(dòng)輸入級(jí)的上述共同節(jié)點(diǎn)，一源極耦接上述第二節(jié)點(diǎn)，以及一柵極耦接上述時(shí)鐘信號(hào)中的一個(gè)；一第八NMOS晶體管，包括一漏極耦接上述第一節(jié)點(diǎn)，一源極耦接上述第二節(jié)點(diǎn)，以及一柵極耦接上述時(shí)鐘信號(hào)中的另一個(gè)，其中上述二時(shí)鐘信號(hào)互為反相信號(hào)。
24.如權(quán)利要求13所述的具有輸出偏移校正的金屬氧化物半導(dǎo)體電流型邏輯電路，包括一耦合組件耦接于上述差動(dòng)輸入級(jí)的輸入端，用以將上述輸入信號(hào)耦接至上述差動(dòng)輸入級(jí)。
全文摘要
一種具有輸出偏移校正的比較器，包括一金屬氧化物半導(dǎo)體電流型邏輯(MOS current mode logic；MCML)電路，用以接收一對(duì)輸入信號(hào)，并且于二輸出端上產(chǎn)生一對(duì)差動(dòng)邏輯信號(hào)，并包括一校正單元耦接至輸出端，用以根據(jù)數(shù)字校正碼，校正輸出端上的輸出偏移；以及一輸出級(jí)，耦接金屬氧化物半導(dǎo)體電流型邏輯電路的輸出端，用放大差動(dòng)邏輯信號(hào)，并產(chǎn)生一比較結(jié)果信號(hào)。
文檔編號(hào)H03K5/24GK1758540SQ200510124730
公開日2006年4月12日 申請(qǐng)日期2005年11月16日 優(yōu)先權(quán)日2005年2月23日
發(fā)明者劉中鼎, 李耿民, 楊沛鋒, 畢卓, 潘銳 申請(qǐng)人:威盛電子股份有限公司