薄膜晶體管以及其制作方法
【專利摘要】本發(fā)明公開一種薄膜晶體管以及其制作方法，其制作方法包括下列步驟。首先，提供一基板。然后，在基板上形成一半導體層。接著，在半導體層上形成一光致抗蝕劑圖案，包括兩邊緣部分以及一中央部分設置于邊緣部分之間且中央部分的厚度大于各邊緣部分的厚度。接著，對半導體層進行一蝕刻制作工藝，以形成一圖案化半導體層。隨后，進行一光致抗蝕劑灰化制作工藝，至少移除光致抗蝕劑圖案的邊緣部分，以形成一通道定義光致抗蝕劑圖案，并暴露出圖案化半導體層的兩部分。接著，利用通道定義光致抗蝕劑圖案作為掩模，導體化暴露出的圖案化半導體層的部分，以形成一半導體部與兩導體部。然后，去除通道定義光致抗蝕劑圖案。
【專利說明】
薄膜晶體管以及其制作方法
技術領域
[0001]本發(fā)明涉及一種薄膜晶體管以及其制作方法，尤指一種利用光致抗蝕劑灰化制作工藝來縮小通道定義光致抗蝕劑圖案的薄膜晶體管的制作方法及其制作的薄膜晶體管。
【背景技術】
[0002]薄膜晶體管(thin film transistor, TFT)已經(jīng)廣泛地應用于有源陣列式平面顯示面板中，例如:有源式液晶顯示面板或有源式有機發(fā)光二極管顯示面板等裝置，用以作為有源元件，驅(qū)動顯示面板的各像素結(jié)構(gòu)。為了縮小薄膜晶體管的尺寸，目前已發(fā)展出以具有較高電子迀移率的氧化物半導體材料取代硅作為通道的薄膜晶體管。在傳統(tǒng)薄膜晶體管中，由于氧化物半導體材料對水氣、氧氣或蝕刻液相當敏感，并容易與之反應而失去原有元件特性，因此為了保護氧化物半導體材料，通常會在氧化物半導體材料上形成一蝕刻終止層(Etch stopper，ES)，使得氧化物半導體的特性不易受到改變，以得到具有穩(wěn)定元件特性的薄膜晶體管。如此一來，源極電極與漏極電極需通過蝕刻終止層的兩接觸洞與氧化物半導體材料電連接，而薄膜晶體管的通道長度則由接觸洞之間的距離所決定。
[0003]然而，在傳統(tǒng)制作薄膜晶體管的方法中，蝕刻終止層的接觸洞需通過光刻與蝕刻制作工藝來形成，且接觸洞之間的距離受限于光刻制作工藝的機臺限制，因此薄膜晶體管的通道長度也受限于機臺的曝光極限，進而限制了薄膜晶體管的效能。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種薄膜晶體管以及其制作方法，以縮短薄膜晶體管的通道長度。
[0005]為達上述的目的，本發(fā)明提供一種薄膜晶體管的制作方法。首先，提供一基板。然后，在基板上形成一半導體層。接著，在半導體層上形成一光致抗蝕劑圖案，其中光致抗蝕劑圖案包括一中央部分以及兩邊緣部分，中央部分設置于邊緣部分之間，且中央部分的厚度大于各邊緣部分的厚度。隨后，利用光致抗蝕劑圖案作為一蝕刻掩模，對半導體層進行一蝕刻制作工藝，以移除未被該光致抗蝕劑圖案覆蓋的半導體層而形成一圖案化半導體層。然后，進行一光致抗蝕劑灰化制作工藝，至少移除邊緣部分，以形成一通道定義光致抗蝕劑圖案，并暴露出圖案化半導體層的兩部分。接著，利用通道定義光致抗蝕劑圖案作為一掩模，導體化暴露出的圖案化半導體層的部分，以在圖案化半導體層中形成一半導體部與兩導體部，其中導體部位于半導體部的兩側(cè)，該半導體部被該通道定義光致抗蝕劑圖案遮蓋并作為一通道。然后，去除通道定義光致抗蝕劑圖案。
[0006]為達上述的目的，本發(fā)明提供一種薄膜晶體管，包含一基板、一圖案化半導體層、一柵極、一柵極絕緣層以及一源極電極與一漏極電極。圖案化半導體層設置于基板上，其中圖案化半導體層包括一半導體部以及兩導體部，且半導體部設置于導體部之間，并與導體部相連接。柵極設置于基板上，其中半導體部的寬度小于柵極的寬度。柵極絕緣層設置于柵極與半導體層之間。源極電極與漏極電極設置于半導體層上，且分別與導體部相接觸。
[0007]本發(fā)明的薄膜晶體管的制作方法通過形成具有不平整上表面的光致抗蝕劑圖案，在不需額外的光掩模的情況下搭配光致抗蝕劑灰化制作工藝可縮小光致抗蝕劑圖案的寬度至傳統(tǒng)光刻制作工藝所無法達到的寬度，進而可形成與通道定義光致抗蝕劑圖案的寬度相同的通道長度。由此，所形成的薄膜晶體管的電性表現(xiàn)可有效地被提升。
【附圖說明】
[0008]圖1為本發(fā)明的制作薄膜晶體管的方法的步驟流程圖；
[0009]圖2至圖8為本發(fā)明的第一實施例的制作薄膜晶體管的方法示意圖，其中:
[0010]圖2為本發(fā)明的第一實施例的制作薄膜晶體管的方法中半導體層形成步驟的剖面示意圖；
[0011]圖3為本發(fā)明的第一實施例的制作薄膜晶體管的方法中光致抗蝕劑材料圖案形成步驟的剖面示意圖；
[0012]圖4為本發(fā)明的第一實施例的制作薄膜晶體管的方法中烘烤制作工藝的剖面示意圖；
[0013]圖5為本發(fā)明的第一實施例的制作薄膜晶體管的方法中光致抗蝕劑灰化制作工藝的剖面示意圖；
[0014]圖6為本發(fā)明的第一實施例的制作薄膜晶體管的方法中導體化步驟的剖面示意圖；
[0015]圖7為本發(fā)明的第一實施例的制作薄膜晶體管的方法中蝕刻終止層形成步驟的剖面示意圖；以及
[0016]圖8為本發(fā)明的第一實施例的薄膜晶體管的剖面示意圖；
[0017]圖9至圖10為本發(fā)明的第二實施例的薄膜晶體管的制作方法示意圖，其中:
[0018]圖9為本發(fā)明的第二實施例的制作薄膜晶體管的方法中光致抗蝕劑圖案形成步驟的剖面示意圖；以及
[0019]圖10為本發(fā)明的第二實施例的制作薄膜晶體管的方法中光致抗蝕劑灰化制作工藝的剖面示意圖；
[0020]圖11為本發(fā)明的第三實施例的薄膜晶體管的制作方法示意圖；
[0021]圖12為本發(fā)明的第二實施例的薄膜晶體管的剖面示意圖；
[0022]圖13為本發(fā)明的第三實施例的薄膜晶體管的剖面示意圖；
[0023]圖14至圖17為本發(fā)明的第四實施例的制作薄膜晶體管的方法示意圖，其中:
[0024]圖14為本發(fā)明的第四實施例的制作薄膜晶體管的方法中半導體層形成步驟的剖面示意圖；
[0025]圖15為本發(fā)明的第四實施例的制作薄膜晶體管的方法中導體化圖案化半導體層步驟的剖面示意圖；
[0026]圖16為本發(fā)明的第四實施例的制作薄膜晶體管的方法中柵極形成步驟的剖面示意圖；以及
[0027]圖17為本發(fā)明的第四實施例的薄膜晶體管的剖面示意圖；
[0028]圖18為本發(fā)明的第五實施例的薄膜晶體管的剖面示意圖；
[0029]圖19為本發(fā)明的第六實施例的薄膜晶體管的剖面示意圖。
[0030]符號說明
[0031]100、200、300、400、500、600 薄膜晶體管
[0032]102、202、502、602基板
[0033]104、214、504、604柵極
[0034]106、212、506、606柵極絕緣層
[0035]107、203半導體層
[0036]108、132、204、308、408、508、608 圖案化半導體層
[0037]110光致抗蝕劑材料圖案
[0038]111二元光掩模
[0039]11 la、128a透光區(qū)
[0040]111b、128c遮光區(qū)
[0041]112、130光致抗蝕劑圖案
[0042]112a、130a中央部分
[0043]112b、130b邊緣部分
[0044]113光致抗蝕劑灰化制作
[0045]工藝
[0046]114、206通道定義光致抗蝕劑
[0047]圖案
[0048]115氫化處理
[0049]116、208、516、616半導體部
[0050]117離子注入制作工藝
[0051]118、210、518、618導體部
[0052]120、216蝕刻終止層
[0053]122、218接觸洞
[0054]124、220、324、424、524、624源極電極
[0055]126、222、326、426、526、626漏極電極
[0056]128半色調(diào)光掩模
[0057]128b半透光區(qū)
[0058]S10、Sll、S12、S13、S14、S15、 步驟
[0059]S16
【具體實施方式】
[0060]請參考圖1，圖1為本發(fā)明的制作薄膜晶體管的方法的步驟流程圖。本發(fā)明的制作薄膜晶體管的方法可包括下列步驟:
[0061 ]步驟SlO:提供一基板；
[0062]步驟Sll:在基板上形成一半導體層；
[0063]步驟S12:在半導體層上形成一光致抗蝕劑圖案，其中光致抗蝕劑圖案包括一中央部分以及兩邊緣部分，中央部分設置于邊緣部分之間，且中央部分的厚度大于各邊緣部分的厚度；
[0064]步驟S13:利用光致抗蝕劑圖案作為蝕刻掩模，對半導體層進行一蝕刻制作工藝，以移除未被光致抗蝕劑圖案覆蓋的半導體層而形成一圖案化半導體層；
[0065]步驟S14:進行一光致抗蝕劑灰化制作工藝，至少移除邊緣部分，以形成一通道定義光致抗蝕劑圖案，并暴露出圖案化半導體層的兩部分；
[0066]步驟S15:利用通道定義光致抗蝕劑圖案作為掩模，導體化暴露出的部分，以在圖案化半導體層中形成一半導體部以及兩導體部，其中導體部位于半導體部的兩側(cè)，且半導體部被通道定義光致抗蝕劑圖案遮蓋并作為一通道；以及
[0067]步驟S16:去除該通道定義光致抗蝕劑圖案。
[0068]有關上述本發(fā)明的制作薄膜晶體管的方法，下文特列舉本發(fā)明多個優(yōu)選實施例，并配合所附的附圖，詳細說明本發(fā)明的薄膜晶體管與其制作方法及所欲達成的功效。
[0069]請繼續(xù)參考圖2至圖8，圖2至圖8為本發(fā)明的第一實施例的制作薄膜晶體管的方法示意圖。首先，如圖2所示，提供一基板102?；?02可為透明基板例如:玻璃基板、塑膠基板或石英基板等，但不限于此。例如，基板102也可為不透明基板。然后，在基板102上形成一第一金屬層(圖未示)，并圖案化第一金屬層，以在基板102上形成一柵極104。接著，在基板102與柵極104上形成一柵極絕緣層106。其中，形成柵極絕緣層106的材料可包括無機絕緣材料例如氧化硅、氮化硅或氮氧化硅等，但不以此為限。柵極絕緣層106的材料也可包括有機絕緣材料或有機/無機混成絕緣材料。隨后，在柵極絕緣層106上覆蓋一半導體層107。
[0070]在本實施例中，半導體層107的材料可包括氧化物半導體材料，例如:氧化銦鋅(Indium Zinc Oxide, ΙΖ0)、氧化招鋅(Aluminum Zinc Oxide, ΑΖ0)、氧化銦嫁鋅(IndiumGallium Zinc Oxide, IGZ0)或其他氧化物半導體材料，但本發(fā)明不限于此。在其他實施例中，半導體層107的材料也可使用硅例如非晶硅、多晶硅、單晶硅或其它適合的半導體材料。
[0071]如圖3所示，在形成半導體層107之后，在半導體層107上覆蓋一光致抗蝕劑材料，隨后利用一光掩模對光致抗蝕劑材料進行一光刻制作工藝，以在半導體層107上形成一光致抗蝕劑材料圖案110。在本實施例中，光刻制作工藝所使用的光掩模為二元光掩模111 (binary mask)，其中二元光掩模111可包括一透光區(qū)Illa以及一遮光區(qū)111b，但不以此為限，光掩模也可選擇使用半色調(diào)光掩模。具體來說，光致抗蝕劑材料以負光致抗蝕劑為例來做說明，但不以此為限。
[0072]在覆蓋光致抗蝕劑材料之后，將透光區(qū)Illa對應欲形成圖案化半導體層的區(qū)域設置，遮光區(qū)Illb對應欲形成圖案化半導體層以外的區(qū)域設置。由于光致抗蝕劑材料具有負光致抗蝕劑的特性，因此對應欲形成圖案化半導體層的區(qū)域設置的光致抗蝕劑材料于曝光后不會被移除，以形成光致抗蝕劑材料圖案110。此時，光致抗蝕劑材料圖案110可具有一實質(zhì)上平整的上表面。
[0073]在其他實施例中，光致抗蝕劑材料也可依據(jù)實際需求而為正光致抗蝕劑，但不限于此。此時，遮光區(qū)對應欲形成圖案化半導體層的區(qū)域設置，且透光區(qū)對應欲形成圖案化半導體層以外的區(qū)域設置。
[0074]接著，如圖4所示，對于半導體層107上的光致抗蝕劑材料圖案110進行烘烤制作工藝，以形成具有不平整上表面的光致抗蝕劑圖案112。其中，光致抗蝕劑圖案112可包括一中央部分112a以及兩邊緣部分112b，中央部分112a設置于邊緣部分112b之間，且中央部分112a的厚度大于各邊緣部分112b的厚度。在本實施例中，具有平整上表面的光致抗蝕劑材料圖案110受到一定溫度(例如:140°C，但不以此為限)的烘烤會轉(zhuǎn)變?yōu)榫哂胁黄秸媳砻娴墓庵驴刮g劑圖案112，例如:具有圓弧狀上表面的光致抗蝕劑圖案112。此時，光致抗蝕劑圖案112的厚度會隨著越接近邊緣而越薄。具體而言，本實施例的烘烤制作工藝可對應不同材料的光致抗蝕劑材料圖案110而可能具有不同的烘烤溫度，其烘烤溫度至少要使具有平整上表面的光致抗蝕劑材料圖案Il0轉(zhuǎn)變?yōu)榫哂胁黄秸媳砻娴墓庵驴刮g劑圖案112，優(yōu)選溫度為介于70°C與150°C之間，但不以此為限。在形成光致抗蝕劑圖案112之后，利用光致抗蝕劑圖案112作為蝕刻掩模，對半導體層107進行蝕刻制作工藝，以移除半導體層107中未被光致抗蝕劑圖案112覆蓋的部分而形成一圖案化半導體層108，其中圖案化半導體層108與柵極104至少部分重疊。
[0075]如圖5所示，在形成圖案化半導體層108之后，進行一光致抗蝕劑灰化制作工藝113，至少移除光致抗蝕劑圖案112的邊緣部分112b，以形成通道定義光致抗蝕劑圖案114，并暴露出圖案化半導體層108的兩部分。在本實施例中，由于光致抗蝕劑材料可與氧反應而被移除，因此光致抗蝕劑灰化制作工藝113可包括含氧等離子體制作工藝，例如:氧氣
(O2)等離子體制作工藝、一氧化二氮(N2O)等離子體制作工藝，但不以此為限，本發(fā)明的光致抗蝕劑灰化制作工藝113的種類可依據(jù)不同的光致抗蝕劑材料來做調(diào)整。
[0076]值得一提的是，由于光致抗蝕劑圖案112的邊緣部分112b的厚度小于中央部分112a的厚度，因此在不使用光掩模的情況下對整個光致抗蝕劑圖案112進行光致抗蝕劑灰化制作工藝113，邊緣部分112b會較中央部分112a先被移除。由此，具有較大厚度的中央部分112a的至少一部分得以殘留，而構(gòu)成通道定義光致抗蝕劑圖案114。進一步來說，通道定義光致抗蝕劑圖案114的寬度可通過調(diào)整光致抗蝕劑灰化制作工藝113的進行時間或等離子體強度來控制，以達到所預設的寬度。舉例來說，通道定義光致抗蝕劑圖案114的寬度實質(zhì)上可介于0.5微米與7微米之間，但不以此為限。
[0077]接著，如圖6所示，利用通道定義光致抗蝕劑圖案114作為掩模，導體化光致抗蝕劑圖案114所暴露出的圖案化半導體層108的部分，以在圖案化半導體層108中形成一半導體部116與兩導體部118，其中導體部118分別位于半導體部116的兩側(cè)，且半導體部116被通道定義光致抗蝕劑圖案114遮蓋，并可作為所欲形成的薄膜晶體管的通道。
[0078]在本實施例中，由于氧化物半導體材料遇到氫可提升其導電度，因此導體化圖案化半導體層108可包括對暴露出的圖案化半導體層108進行氫化處理115，以讓氫原子進入到被暴露出的部分中，進而提升此部分的導電度，并使半導體層108被暴露出的部分轉(zhuǎn)變?yōu)閷w部118。被通道定義光致抗蝕劑圖案114遮蔽的圖案化半導體層108因?qū)щ姸任幢惶嵘纬蔀榘雽w部116。因此，半導體部116的導電度小于導體部118的導電度。舉例來說，半導體部116的電阻率大于導體部118的電阻率，其中半導體部116的電阻率可介于10 6至10 6歐姆.厘米(ohm-cm)，且導體部118的電阻率可介于10 9至10 4歐姆.厘米，但不以此為限。舉例而言，半導體部116的電阻率優(yōu)選可介于10 6與10 4歐姆?厘米之間，而導體部118的電阻率優(yōu)選可介于10 9與10 4歐姆.厘米之間。值得一提的是，雖然上述的半導體部116電阻率的范圍與導體部118電阻率的范圍有部分重疊，但本發(fā)明的導體部118是由圖案化半導體層132經(jīng)導體化步驟所形成，因此導體部118的電阻率小于半導體部116的電阻率，且半導體部116的電阻率與導體部118的電阻率優(yōu)選分別位于上述的范圍內(nèi)。
[0079]本發(fā)明形成導體部118的方法并不限于此，本發(fā)明的導體化圖案化半導體層108的步驟可依據(jù)圖案化半導體層108的材料來決定。在本實施例中，氫化處理115可包括氫氣等離子體處理或氨氣等離子體處理，并通過例如等離子體輔助化學氣相沉積(PECVD)或等離子體蝕刻(plasma etching)制作工藝等的設備進行，但本發(fā)明并不以此為限。由于半導體部116的寬度與通道定義光致抗蝕劑圖案114的寬度約略相同，實質(zhì)上可介于0.5微米與7微米之間。值得一提的是，由于半導體部116的寬度由通道定義光致抗蝕劑圖案114所決定，且半導體部116的寬度決定通道的長度，因此通過光致抗蝕劑灰化制作工藝113來縮減光致抗蝕劑圖案112的寬度可有效地縮短通道的長度，進而提升所欲形成的薄膜晶體管的效能。在本實施例中，半導體部116的寬度可小于柵極104的寬度，但不以此為限。
[0080]如圖7所示，隨后去除通道定義光致抗蝕劑圖案114。接著，在圖案化半導體層108與柵極絕緣層106上形成一蝕刻終止層120，其中蝕刻終止層120可具有兩接觸洞122，且各接觸洞122分別暴露出圖案化半導體層108的各導體部118的一部分。在本實施例中，形成蝕刻終止層120的步驟可包括進行光刻與蝕刻制作工藝，以形成接觸洞122。
[0081]如圖8所示，接下來于蝕刻終止層120上覆蓋一第二金屬層(圖未示)，且第二金屬層填入接觸洞122中。然后，圖案化第二金屬層，以在蝕刻終止層120上形成源極電極124與漏極電極126。其中，源極電極124與漏極電極126可分別通過接觸洞122與暴露出的導體部118的一部分相接觸，進而與導體部118電連接。至此已完成本實施例的底柵型(bottom gate type)薄膜晶體管100。在本實施例中，圖案化半導體層108包括半導體部116以及導體部118，其中半導體部116設置于導體部118之間，并與導體部118相連接，因此導體部118可視為薄膜晶體管100的源極與漏極，并可分別通過源極電極124與漏極電極126電連接至外界。
[0082]值得一提的是，在本實施例的薄膜晶體管100的制作方法中，通過烘烤制作工藝可將原本具有平整上表面的光致抗蝕劑材料圖案Il0轉(zhuǎn)變?yōu)榫哂胁黄秸媳砻娴墓庵驴刮g劑圖案112，因此在不需額外的光掩模的情況下搭配光致抗蝕劑灰化制作工藝113可縮小光致抗蝕劑圖案112的寬度至傳統(tǒng)光刻制作工藝所無法達到的寬度，進而可形成與通道定義光致抗蝕劑圖案114的寬度相同的通道長度。由此，所形成的薄膜晶體管100的電性表現(xiàn)(例如:驅(qū)動電流或迀移率等)可有效地被提升。
[0083]本發(fā)明的薄膜晶體管以及其制作方法并不以上述實施例為限。下文將繼續(xù)揭示本發(fā)明的其它實施例，然而為了簡化說明并突顯各實施例之間的差異，下文中使用相同標號標注相同元件，并不再對重復部分作贅述。
[0084]請參考圖9至圖10，且一并參考圖2以及圖6至圖8。圖9至圖10為本發(fā)明的第二實施例的薄膜晶體管的制作方法示意圖。本實施例的薄膜晶體管的制作方法與上述第一實施例的方法大體上相同，其中與上述第一實施例不同的地方在于，本實施例使用不同種類的光掩模及方法形成光致抗蝕劑圖案130。如圖9所示，在半導體層107上覆蓋一光致抗蝕劑材料，隨后利用一半色調(diào)(halftone)光掩模128進行光刻制作工藝，以在半導體層107上形成具有不平整上表面的光致抗蝕劑圖案130。
[0085]在本實施例中，半色調(diào)光掩模128可包括一透光區(qū)128a、兩半透光區(qū)128b以及兩遮光區(qū)128c。以光致抗蝕劑材料為負光致抗蝕劑為例，透光區(qū)128a的半色調(diào)光掩模128可用于形成光致抗蝕劑圖案130的中央部分130a，半透光區(qū)128b的半色調(diào)光掩模128可用于形成光致抗蝕劑圖案130的邊緣部分130b，且遮光區(qū)128c的半色調(diào)光掩模128可用于移除光致抗蝕劑材料。由于對應透光區(qū)128a與半透光區(qū)128b的半色調(diào)光掩模128的光致抗蝕劑材料受到的曝光量不同，因此所形成的中央部分130a的厚度大于邊緣部分130b的厚度。并且，中央部分130a與邊緣部分130b分別具有平整的上表面。
[0086]在其他實施例中，光致抗蝕劑材料也可依據(jù)實際需求使用正光致抗蝕劑，但不以此為限。此時，半色調(diào)光掩模可包括一遮光區(qū)、兩半透光區(qū)以及兩透光區(qū)。遮光區(qū)與半透光區(qū)的半色調(diào)光掩?？煞謩e用于形成中央部分與邊緣部分，且透光區(qū)則可用于移除光致抗蝕劑材料。
[0087]然后，對半導體層107進行一蝕刻制作工藝，以移除半導體層107中未被光致抗蝕劑圖案130覆蓋的部分而形成一圖案化半導體層108。接著，如圖10所示，進行一光致抗蝕劑灰化制作工藝113，至少移除光致抗蝕劑圖案130的邊緣部分130b，以形成通道定義光致抗蝕劑圖案114，并暴露出圖案化半導體層108的兩部分。
[0088]在本實施例中，由于光致抗蝕劑圖案130的邊緣部分130b的厚度小于中央部分130a的厚度，因此在不使用光掩模的情況下對整個光致抗蝕劑圖案130進行光致抗蝕劑灰化制作工藝113，邊緣部分130b會較中央部分130a先被移除，進而形成通道定義光致抗蝕劑圖案114。并且，通道定義光致抗蝕劑圖案114的寬度可通過調(diào)整光致抗蝕劑灰化制作工藝113的進行時間或等離子體強度來控制，以達到所預設的寬度。
[0089]由于本實施例的光致抗蝕劑灰化制作工藝113可與上述第一實施例相同，因此在此不多贅述。在形成通道定義光致抗蝕劑圖案114之后，本實施例的薄膜晶體管的制作方法與第一實施例相同，如圖6至圖8所示，因此在此不再贅述。
[0090]值得一提的是，在本實施例的薄膜晶體管100的制作方法中，通過半色調(diào)光掩模128可直接形成具有不平整上表面的光致抗蝕劑圖案130，因此也可在不需額外的光掩模的情況下搭配光致抗蝕劑灰化制作工藝113可縮小光致抗蝕劑圖案130的寬度至傳統(tǒng)光刻制作工藝所無法達到的寬度，進而降低通道長度，且提升所形成的薄膜晶體管100的電性表現(xiàn)。
[0091]請參考圖11，且一并參考圖2至圖5以及圖7至圖8。圖11為本發(fā)明的第三實施例的薄膜晶體管的制作方法示意圖。如圖11所示，本實施例的薄膜晶體管的制作方法與上述第一實施例不同的地方在于，本實施例的圖案化半導體層132的材料包括硅，例如:非晶硅、多晶硅或單晶硅，因此本實施例導體化圖案化半導體層132的方法包括進行一離子注入制作工藝117，在暴露出的圖案化半導體層132的部分中注入多個摻雜離子，使此些部分轉(zhuǎn)變?yōu)閷w部118。舉例來說，半導體部116的電阻率大于導體部118的電阻率，其中半導體部116的電阻率可介于10 6至10 6歐姆.厘米(ohm-cm)，且導體部118的電阻率可介于10 9至10 4歐姆.厘米，但不以此為限。舉例而言，半導體部116的電阻率優(yōu)選可介于10 6與10 4歐姆?厘米之間，而導體部118的電阻率優(yōu)選可介于10 9與10 4歐姆?厘米之間。值得一提的是，雖然上述的半導體部116電阻率的范圍與導體部118電阻率的范圍有部分重疊，但本發(fā)明的導體部118是由圖案化半導體層132經(jīng)導體化步驟所形成，因此導體部118的電阻率小于半導體部116的電阻率，且半導體部116的電阻率與導體部118的電阻率優(yōu)選分別位于上述的范圍內(nèi)。
[0092]由于本實施例的薄膜晶體管的制作方法于形成通道定義光致抗蝕劑圖案114的步驟與其之前的步驟與上述第一實施例相同，如圖2至圖5所示，且于導體化圖案化半導體層132之后的步驟也與上述第一實施例相同，如圖7與圖8，因此在此不多做贅述。在其他實施例中，通道定義光致抗蝕劑圖案也可應用上述第二實施例的方法來形成，但不以此為限。
[0093]本發(fā)明的底柵型薄膜晶體管的結(jié)構(gòu)并不限于上述實施例。請參考圖12，圖12為本發(fā)明的第二實施例的薄膜晶體管的剖面示意圖。如圖12所示，本實施例的薄膜晶體管300可為逆交錯型(inverted staggered)結(jié)構(gòu)，亦即，薄膜晶體管300的源極電極324與半導體層308之間以及漏極電極326與半導體層308之間并未設置蝕刻終止層，而是源極電極324以及漏極電極326直接設置于圖案化半導體層308上。
[0094]或者，請參考圖13。圖13為本發(fā)明的第三實施例的薄膜晶體管的剖面示意圖。如圖13所示，本實施例的薄膜晶體管400可為逆同平面型(inverted coplanar)結(jié)構(gòu)，亦即，其源極電極424設置于圖案化半導體層408與柵極絕緣層106之間，且漏極電極426設置于半導體層408與柵極絕緣層106之間。本發(fā)明并不以此為限。
[0095]請參考圖14至圖17，圖14至圖17為本發(fā)明第四實施例制作薄膜晶體管的方法示意圖。本實施例的薄膜晶體管的制作方法與上述第一實施例的薄膜晶體管的制作方法不同的地方在于，本實施例的制作方法用于制作頂柵型(top gate type)薄膜晶體管。首先，如圖14所示，提供一基板202。基板202可為透明基板例如:玻璃基板、塑膠基板或石英基板等，但不限于此。例如，基板202也可為不透明基板。接著，在基板202上形成一半導體層
203。其中，半導體層203的材料可包括氧化物半導體材料，例如:氧化銦鋅(IndiumZincOxide, ΙΖ0)、氧化招鋅(Aluminum Zinc Oxide, ΑΖ0)或氧化銦嫁鋅(Indium Gallium ZincOxide, IGZ0)或娃，例如:非晶硅、多晶硅或單晶硅，但本發(fā)明不限于此。
[0096]然后，通過上述實施例中的光刻制作工藝以及蝕刻制作工藝以形成圖案化半導體層204。接著，如圖15所示，在圖案化半導體層204上形成一通道定義光致抗蝕劑圖案206。然后，導體化未被通道定義光致抗蝕劑圖案206覆蓋的圖案化半導體層204，以形成半導體部208與導體部210。本實施例形成通道定義光致抗蝕劑圖案206的方法可與上述第一實施例或第二實施例的方法相同，且導體化圖案化半導體層204的方法可與上述第一實施例或第三實施例的方法相同，因此在此不多贅述。
[0097]如圖16所示，隨后去除通道定義光致抗蝕劑圖案206，暴露出圖案化半導體層
204。然后，在基板202與圖案化半導體層204上形成一柵極絕緣層212。接著，在柵極絕緣層212上形成一柵極214，其中柵極214與半導體部208至少部分重疊。
[0098]如圖17所示，接下來在柵極絕緣層212與柵極214上形成一蝕刻終止層216。然后，進行一光刻與蝕刻制作工藝，圖案化蝕刻終止層216與柵極絕緣層212，以在蝕刻終止層216與柵極絕緣層212中形成兩接觸洞218，其中各接觸洞218貫穿蝕刻終止層216與柵極絕緣層212。隨后，在蝕刻終止層216上形成源極電極220與漏極電極222，其中源極電極220與漏極電極222分別填入接觸洞218，并分別通過接觸洞218與圖案化半導體層204的導體部210電連接。至此已完成本實施例的薄膜晶體管200。在本實施例中，圖案化半導體層204設置于柵極214與基板202之間，且本實施例的薄膜晶體管200為一頂柵型薄膜晶體管。
[0099]本發(fā)明的頂柵型薄膜晶體管的結(jié)構(gòu)并不限于上述實施例。請參考圖18，圖18為本發(fā)明的第五實施例的薄膜晶體管的剖面示意圖。如圖18所示，本實施例的薄膜晶體管500可為交錯型(staggered)結(jié)構(gòu)，亦即，薄膜晶體管500的源極電極524設置于圖案化半導體層508與基板502之間，且漏極電極526設置于圖案化半導體層508與基板502之間。
[0100]或者，請參考圖19。圖19為本發(fā)明的第六實施例的薄膜晶體管的剖面示意圖。如圖19所示，本實施例的薄膜晶體管600可為同平面型(coplanar)結(jié)構(gòu)，即其源極電極624設置于圖案化半導體層608與柵極絕緣層606之間，且漏極電極626設置于圖案化半導體層608與柵極絕緣層606之間。本發(fā)明并不以此為限。
[0101]綜上所述，在本發(fā)明的薄膜晶體管的制作方法中，通過烘烤制作工藝可將原本具有平整上表面的光致抗蝕劑材料圖案轉(zhuǎn)變?yōu)榫哂胁黄秸媳砻娴墓庵驴刮g劑圖案或通過半色調(diào)光掩模直接形成具有不平整上表面的光致抗蝕劑圖案，因此在不需額外的光掩模的情況下搭配光致抗蝕劑灰化制作工藝可縮小光致抗蝕劑圖案的寬度至傳統(tǒng)光刻制作工藝所無法達到的寬度，進而可形成與通道定義光致抗蝕劑圖案的寬度相同的通道長度。由此，所形成的薄膜晶體管的電性表現(xiàn)可有效地被提升。
[0102]以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。
【主權(quán)項】
1.一種薄膜晶體管的制作方法，包含下列步驟: 提供一基板； 在該基板上形成一半導體層； 在該半導體層上形成一光致抗蝕劑圖案，其中該光致抗蝕劑圖案包括一中央部分以及兩邊緣部分，該中央部分設置于該兩邊緣部分之間，且該中央部分的厚度大于各該邊緣部分的厚度； 利用該光致抗蝕劑圖案作為一蝕刻掩模，對該半導體層進行一蝕刻制作工藝，以移除未被該光致抗蝕劑圖案覆蓋的該半導體層而形成一圖案化半導體層； 進行一光致抗蝕劑灰化制作工藝，至少移除該兩邊緣部分，以形成一通道定義光致抗蝕劑圖案，并暴露出該圖案化半導體層的兩部分； 利用該通道定義光致抗蝕劑圖案作為一掩模，導體化暴露出的該兩部分，以在該圖案化半導體層中形成一半導體部以及兩導體部，其中該兩個導體部位于該半導體部的兩側(cè)，且該半導體部被該通道定義光致抗蝕劑圖案遮蓋并作為一通道；以及 去除該通道定義光致抗蝕劑圖案。2.如權(quán)利要求1所述的薄膜晶體管的制作方法，其中該光致抗蝕劑灰化制作工藝包括一含氧等離子體制作工藝。3.如權(quán)利要求1所述的薄膜晶體管的制作方法，其中形成該光致抗蝕劑圖案的步驟還包括: 利用一二元光掩模(binary mask)，進行一光刻制作工藝，以在該半導體層上形成一光致抗蝕劑材料圖案，其中該光致抗蝕劑材料圖案具有一平整的上表面；以及 對該光致抗蝕劑材料圖案進行一烘烤制作工藝，以形成該光致抗蝕劑圖案，其中該烘烤制作工藝的一制作工藝溫度介于70°C與150°C之間。4.如權(quán)利要求1所述的薄膜晶體管的制作方法，其中該形成該光致抗蝕劑圖案的步驟包括利用一半色調(diào)光掩模進行一光刻制作工藝，以在該半導體層上形成該光致抗蝕劑圖案。5.如權(quán)利要求1所述的薄膜晶體管的制作方法，其中該半導體層的材料包括氧化物半導體材料。6.如權(quán)利要求5所述的薄膜晶體管的制作方法，其中該導體化暴露出的該兩部分的步驟包括對暴露出的該兩部分進行一氫化處理，使該兩部分轉(zhuǎn)變?yōu)樵搩蓚€導體部。7.如權(quán)利要求6所述的薄膜晶體管的制作方法，其中該氫化處理包括一氫氣等離子體處理或一氨氣等離子體處理。8.如權(quán)利要求1所述的薄膜晶體管的制作方法，其中該半導體層的材料包括硅。9.如權(quán)利要求8所述的薄膜晶體管的制作方法，其中該導體化暴露出的該兩部分的步驟包括進行一離子注入制作工藝，在暴露出的該兩部分中注入多個摻雜離子，使該兩部分轉(zhuǎn)變?yōu)樵搩蓚€導體部。10.如權(quán)利要求1所述的薄膜晶體管的制作方法，還包括: 在該提供該基板的步驟與該形成該半導體層的步驟之間，在該基板上形成一柵極；以及 在該基板與該柵極上形成一柵極絕緣層。11.如權(quán)利要求10所述的薄膜晶體管的制作方法，還包括: 在該移除該通道定義光致抗蝕劑圖案的步驟之后，在該圖案化半導體層與該柵極絕緣層上形成一蝕刻終止層，其中該蝕刻終止層具有兩接觸洞，分別部分暴露出該兩個導體部；以及 在該蝕刻終止層上形成一源極電極與一漏極電極，其中該源極電極與該漏極電極分別通過該兩個接觸洞與暴露出的該兩個導體部電連接。12.如權(quán)利要求1所述的薄膜晶體管的制作方法，還包括: 在該形成該圖案化半導體層的步驟之后，在該基板與該半導體層上形成一柵極絕緣層； 在該柵極絕緣層上形成一柵極； 在該柵極與該柵極絕緣層上形成一蝕刻終止層； 在該蝕刻終止層與該柵極絕緣層中形成兩接觸洞，分別暴露出該兩個導體部；以及 在該蝕刻終止層上形成一源極電極與一漏極電極，其中該源極電極與該漏極電極分別通過該兩個接觸洞與暴露出的該兩個導體部電連接。13.如權(quán)利要求1所述的薄膜晶體管的制作方法，其中該通道定義光致抗蝕劑圖案的寬度介于0.5微米與7微米之間。14.如權(quán)利要求1所述的薄膜晶體管的制作方法，其中各該導體部的電阻率小于該半導體部的電阻率，該半導體部的電阻率介于10 6與10 6歐姆?厘米之間，且各該導體部的電阻率介于10 9與10 4歐姆.厘米之間。15.一種薄膜晶體管，包含: 基板； 圖案化半導體層，設置于該基板上，其中該圖案化半導體層包括一半導體部以及兩導體部，且該半導體部設置于該兩個導體部之間并與該兩個導體部相連接； 柵極，設置于該基板上，其中該半導體部的寬度小于該柵極的寬度； 柵極絕緣層，設置于該柵極與該半導體層之間；以及 源極電極與漏極電極，設置于該半導體層上，且分別與該兩個導體部相接觸。16.如權(quán)利要求15所述的薄膜晶體管，其中該柵極設置于該基板與該圖案化半導體層之間，且該薄膜晶體管還包含一蝕刻終止層，設置于該圖案化半導體層與該源極電極之間以及該圖案化半導體層與該漏極電極之間，其中該蝕刻終止層包括兩接觸洞，且該源極電極與該漏極電極分別通過該兩個接觸洞與該兩個導體部電連接。17.如權(quán)利要求15所述的薄膜晶體管，其中該圖案化半導體層設置于該柵極與該基板之間，且該薄膜晶體管還包含一蝕刻終止層，設置于該柵極絕緣層與該源極電極之間以及該柵極絕緣層與該漏極電極之間，其中該蝕刻終止層與該柵極絕緣層包括兩接觸洞，且該源極電極與該漏極電極分別通過該兩個接觸洞與該兩個導體部電連接。18.如權(quán)利要求15所述的薄膜晶體管，其中該半導體部的寬度介于0.5微米與7微米之間。
【文檔編號】H01L29/786GK105990449SQ201510087813
【公開日】2016年10月5日
【申請日】2015年2月26日
【發(fā)明人】高金字, 陸文正, 呂雅茹
【申請人】中華映管股份有限公司