1.一種優(yōu)化表面電場的溝槽式勢壘肖特基結構，包括位于半導體基板上的元胞溝槽（A）、有源區(qū)（B）和終端耐壓環(huán)（C），終端耐壓環(huán)（C）環(huán)繞包圍有源區(qū)（B）和元胞溝槽（A）；其特征是：在所述溝槽式勢壘肖特基結構的截面上，包括N型襯底（1）、設置于N型襯底（1）上表面的N型外延層（2）、位于N型外延層（2）上表面的勢壘金屬（5）、位于勢壘金屬（5）上表面的正面金屬（6）、以及位于N型襯底（1）背面的背面金屬（7）；
所述元胞溝槽（A）包括設置于N型外延層（2）上部的溝槽（11），在溝槽（11）的內壁和頂部的表面生長一層氧化層（3），在溝槽（11）內腔中淀積導電多晶硅（4），在溝槽（11）頂部表面的氧化層（3）上設有多晶硅遮擋層（9）；在所述有源區(qū)（B）的墊壘金屬（5）下方形成一個P型注入區(qū)（8），該P型注入區(qū)（8）位于N型外延層（2）的上部。
2.如權利要求1所述的優(yōu)化表面電場的溝槽式勢壘肖特基結構，其特征是：所述多晶硅遮擋層（9）的長度為0.1～0.3μm。
3.如權利要求1所述的優(yōu)化表面電場的溝槽式勢壘肖特基結構，其特征是：所述溝槽（11）深度為1～4μm，溝槽（11）開口尺寸為0.4～1.2μm。
4.如權利要求1所述的優(yōu)化表面電場的溝槽式勢壘肖特基結構，其特征是：所述氧化層（3）的厚度為1000~4000 ?。
5.如權利要求1所述的優(yōu)化表面電場的溝槽式勢壘肖特基結構，其特征是：所述多晶硅遮擋層（9）的長度為0.1～0.3μm。
6.如權利要求1所述的優(yōu)化表面電場的溝槽式勢壘肖特基結構，其特征是：所述勢壘金屬（5）采用Ti、Ni或Pt。