勢壘層結構及方法
【技術領域】
[0001]本發(fā)明涉及半導體領域，更具體地，涉及勢壘層結構及方法。
【背景技術】
[0002]由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成度的不斷提高，半導體工業(yè)經(jīng)歷了快速的發(fā)展。在大多數(shù)情況下，這種集成度的提高源自最小部件尺寸的不斷減小，這允許將更多組件集成到給定區(qū)域中。隨著近年來對甚至更小電子器件需求的增長，對更小且更具有創(chuàng)造性的半導體管芯的封裝技術的需求也隨之增長。
[0003]隨著半導體技術的發(fā)展，為了進一步減小半導體器件的物理尺寸，出現(xiàn)了晶圓級芯片規(guī)模的封裝結構以作為有效的替代。在晶圓級芯片規(guī)模的封裝結構中，有源器件(諸如晶體管等)形成于晶圓級芯片規(guī)模的封裝結構的襯底的頂面處。包括互連結構的各種金屬化層形成于襯底上方。半導體器件的互連結構可以包括多個橫向互連件(諸如金屬線)和多個垂直互連件(諸如通孔、插塞等)。通過介電層將金屬化層的金屬線間隔開。溝槽和通孔形成于介電層中以在金屬線之間提供電連接。半導體器件的各種有源電路可以通過各種由垂直和橫向互連件形成的導電溝道連接至外部電路。
[0004]金屬線和通孔可以由銅形成。為了防止銅擴散到周圍的材料內(nèi)，使用勢壘層環(huán)繞金屬線和通孔。隨著工藝節(jié)點的進一步縮小，通孔的尺寸也隨之減小。減小的通孔尺寸需要薄的勢壘層。然而，已經(jīng)發(fā)現(xiàn)沿通孔的側壁和底部沉積的勢壘層的厚度可能影響通孔的電特性，諸如接觸電阻。

【發(fā)明內(nèi)容】

[0005]為解決上述問題，本發(fā)明提供了一種裝置，包括:導線，形成于襯底上方；介電層，形成于導線上方；開口，形成于介電層中；以及多層勢壘，沿著開口的側壁和底部形成，其中，多層勢壘包括:第一勢壘層，沿著開口的側壁和底部形成，其中，第一勢壘層的底部的雜質(zhì)濃度高于第一勢壘層的上部的雜質(zhì)濃度；第二勢壘層，形成于第一勢壘層上方，其中，第二勢壘層的底部的雜質(zhì)濃度高于第二勢壘層的上部的雜質(zhì)濃度；第三勢壘層，形成于第二勢壘層上方，其中，第三勢壘層的底部的雜質(zhì)濃度高于第三勢壘層的上部的雜質(zhì)濃度；第四勢壘層，形成于第三勢壘層上方，其中，第四勢壘層的底部的雜質(zhì)濃度高于第四勢壘層的上部的雜質(zhì)濃度。
[0006]其中:多層勢壘的厚度為約250埃。
[0007]其中:導線由銅形成。
[0008]該裝置進一步包括:形成于開口中的導電插塞。
[0009]其中:導電插塞由鎢形成。
[0010]該裝置進一步包括:形成于多層勢壘上方的晶種層。
[0011]其中:介電層是金屬間介電層。
[0012]此外，還提供了一種方法，包括:在襯底上方形成導線；在導線上方沉積介電層；在介電層中形成插塞開口 ；在插塞開口的表面上方沉積第一勢壘層；對第一勢壘層施加第一等離子體處理工藝；在第一勢壘層上方沉積第二勢壘層；對第二勢壘層施加第二等離子體處理工藝；在第二勢壘層上方沉積第三勢壘層；對第三勢壘層施加第三等離子體處理工藝；在第三勢壘層上方沉積第四勢壘層；以及對第四勢壘層施加第四等離子體處理工藝。
[0013]其中:第一勢壘層的厚度小于或等于60埃；第二勢壘層的厚度小于或等于60埃；第三勢壘層的厚度小于或等于60埃；以及第四勢壘層的厚度小于或等于60埃。
[0014]該方法進一步包括:使用第一化學汽相沉積工藝沉積第一勢壘層；使用第二化學汽相沉積工藝沉積第二勢壘層；使用第三化學汽相沉積工藝沉積第三勢壘層；以及使用第四化學汽相沉積工藝沉積第四勢壘層。
[0015]其中:導線由銅形成。
[0016]該方法進一步包括:使用鎢填充插塞開口。
[0017]該方法進一步包括:應用平坦化工藝以去除多余的鎢直到露出介電層。
[0018]其中:第一勢壘層、第二勢壘層、第三勢壘層和第四勢壘層形成多層勢壘，并且其中，多層勢壘的厚度小于或等于250埃。
[0019]此外，還提供了一種方法，包括:在襯底上方形成導線；在導線上方沉積介電層；在介電層中形成插塞開口 ；通過多個沉積工藝和相應的等離子體處理工藝形成多層勢壘，其中，沿著插塞開口的側壁和底部形成第一勢壘層，其中，第一勢壘層的底部的雜質(zhì)濃度高于第一勢壘層的上部的雜質(zhì)濃度；第二勢壘層形成于第一勢壘層上方，其中，第二勢壘層的底部的雜質(zhì)濃度高于第二勢壘層的上部的雜質(zhì)濃度；第三勢壘層形成于第二勢壘層上方，其中，第三勢壘層的底部的雜質(zhì)濃度高于第三勢壘層的上部的雜質(zhì)濃度；以及第四勢壘層形成于第三勢壘層上方，其中，第四勢壘層的底部的雜質(zhì)濃度高于第四勢壘層的上部的雜質(zhì)濃度。
[0020]該方法進一步包括:使用導電材料填充插塞開口。
[0021]其中:導電材料是鎢。
[0022]該方法進一步包括:應用平坦化工藝以去除介電層的頂面上方的導電材料。
[0023]該方法進一步包括:在使用導電材料填充插塞開口的步驟之前，沿插塞開口的側壁和底部沉積晶種層。
[0024]其中:通過使用N2H2等離子體束實施等離子體處理工藝。
【附圖說明】
[0025]當結合參考附圖進行閱讀時，根據(jù)下文具體的描述可以更好地理解本發(fā)明的各個方面。應該強調(diào)，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪出。事實上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0026]圖1根據(jù)本發(fā)明的各個實施例示出了半導體器件的截面圖；
[0027]圖2根據(jù)本發(fā)明的各個實施例示出了在金屬線上方沉積第一介電層之后的圖1中所示的半導體器件的部分的截面圖；
[0028]圖3根據(jù)各個實施例示出了在第一介電層中形成開口之后的圖2中所示的半導體器件的截面圖；
[0029]圖4根據(jù)本發(fā)明的各個實施例示出了在半導體器件上方沉積第一勢壘層之后的圖3中所示的半導體器件的截面圖；
[0030]圖5根據(jù)本發(fā)明的各個實施例示出了在第一勢壘層上方形成多個勢壘層之后的圖4中所示的半導體器件的截面圖；
[0031]圖6根據(jù)本發(fā)明的各個實施例示出了在使用導電材料填充開口之后的圖5中所示的半導體器件的截面圖；以及
[0032]圖7根據(jù)本發(fā)明的各個實施例示出了在實施平坦化工藝以去除多余的導電材料之后的圖6中所示的半導體器件的截面圖；以及
[0033]圖8示出了通過諸如本文所描述的這些實施例可以獲得的結果。
【具體實施方式】
[0034]以下公開內(nèi)容提供了許多用于實施所公開的不同特征的不同實施例或?qū)嵗?。以下描述組件和布置的具體實例以簡化本發(fā)明。當然，這僅僅是實例，并不用于限制本發(fā)明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件直接接觸的實施例，并且也可以包括在第一部件和第二部件之間形成有額外的部件，從而使得第一部件和第二部件不直接接觸的實施例。另外，本公開可以在多個實施例中重復參考標號和/或字符。這種重復是為了簡明和清楚，并且其本身不表示所述多個實施例和/或配置之間的關系。
[0035]圖1根據(jù)本發(fā)明的各個實施例示出了半導體器件的截面圖。半導體器件100包括形成于襯底102中的晶體管器件200以及形成于襯底102上方的多個互連結構。
[0036]襯底102可以由硅形成，也可以由其它III族、IV族和/或V族元素(諸如硅、鍺、鎵、砷和它們的組合)形成。襯底102也可以是絕緣體上硅(SOI)的形式。SOI襯底可以包括形成于絕緣體層(例如，掩埋氧化物等)上方的半導體材料(例如，硅、鍺等)的層，其形成于硅襯底中。此外,可以使用的其他襯底包括多層襯底、梯度襯底、混合取向襯底等。
[0037]襯底102可以進一步包括各種電路(未示出)。形成于襯底102上的電路可以是適用于特定應用的各種類型的電路。根據(jù)實施例，電路可以包括各種η型金屬氧化物半導體(NMOS)和/或P型金屬氧化物半導體(PMOS)器件，諸如晶體管、電容器、電阻器、二極管、光電二極管、熔斷器等。電路可以互連以實施一種或多種功能。能夠?qū)崿F(xiàn)這些功能的結構可以包括存儲結構、工藝結構、傳感器、放大器、配電器、輸入/輸出電路等。本領域普通技術人員應該理解，所提供的上述實例僅用于示出的目的，并不旨在將各個實施例限制于特定的應用。
[0038]襯底102可以包括各種電路，諸如金屬氧化物半導體(MOS)晶體管(例如，晶體管器件200)以及相關的接觸插塞(例如，接觸插塞118)。為了簡化的目的，僅介紹了單個MOS晶體管和單個接觸插塞以示出各個實施例的創(chuàng)新部分。
[0039]晶體管器件200包括第一漏極/源極區(qū)域106和第二漏極/源極區(qū)域108。第一漏極/源極區(qū)域106和第二漏極/源極區(qū)域