本實用新型涉及一種優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)，屬于半導體技術(shù)領(lǐng)域。

背景技術(shù)：

當前傳統(tǒng)的溝槽式勢壘肖特基結(jié)構(gòu)如圖1所示，包括N型襯底1’、N型外延層2’、熱氧化層3’、導電多晶硅4’、勢壘金屬層5’、正面金屬6’和背面金屬7’。

傳統(tǒng)的溝槽式勢壘肖特基的制作方法，包括以下步驟：

（1）在N型外延層2’表面形成溝槽刻蝕阻擋層：

（2）進行溝槽刻蝕；

（3）采用濕法腐蝕刻蝕去除掉全部的溝槽刻蝕阻擋層；

（4）在溝槽內(nèi)壁中生長一定厚度熱氧化層3’；

（5）在溝槽中淀積導電多晶硅（LPPOLY）4’并回刻；

（6）在表面濺射勢壘金屬層5’，然后快速退火形成硅化物合金，形成肖特基接觸；

（7）制作正面金屬6’，形成正面金屬電極；

（8）制作背面金屬7’，形成背面金屬電極。

這種制作方法在溝槽（Trench）頂部的表面電場線非常集中，容易發(fā)生高溫漏電，并且抗浪涌能力較弱，容易導致可靠性失效問題。

技術(shù)實現(xiàn)要素：

本部分的目的在于概述本實用新型的實施例的一些方面以及簡要介紹一些較佳實施例。在本部分以及本申請的說明書摘要和發(fā)明名稱中可能會做些簡化或省略以避免使本部分、說明書摘要和發(fā)明名稱的目的模糊，而這種簡化或省略不能用于限制本實用新型的范圍。

鑒于上述和/或現(xiàn)有半導體封裝中存在的溝槽頂部表面電場線集中容易發(fā)生高溫漏電、抗浪涌能力弱、容易導致可靠性失效等問題，提出了本實用新型。

本實用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)，能夠優(yōu)化表面的峰值電場，提高表面勢壘金屬的抗壓能力，減小器件漏電，提高浪涌能力和高溫可靠性。

按照本實用新型提供的技術(shù)方案，一種優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)，包括位于半導體基板上的元胞溝槽、有源區(qū)和終端耐壓環(huán)，終端耐壓環(huán)環(huán)繞包圍有源區(qū)和元胞溝槽；特征是：在所述溝槽式勢壘肖特基結(jié)構(gòu)的截面上，包括N型襯底、設(shè)置于N型襯底上表面的N型外延層、位于N型外延層上表面的勢壘金屬、位于勢壘金屬上表面的正面金屬、以及位于N型襯底背面的背面金屬；

所述元胞溝槽包括設(shè)置于N型外延層上部的溝槽，在溝槽的內(nèi)壁和頂部的表面生長一層氧化層，在溝槽內(nèi)腔中淀積導電多晶硅，在溝槽頂部表面的氧化層上設(shè)有多晶硅遮擋層；在所述有源區(qū)的墊壘金屬下方形成一個P型注入?yún)^(qū)，該P型注入?yún)^(qū)位于N型外延層的上部。

進一步的，所述多晶硅遮擋層的長度為0.1～0.3μm。

進一步的，所述溝槽深度為1～4μm，溝槽開口尺寸為0.4～1.2μm。

進一步的，所述氧化層的厚度為1000~4000 ?。

進一步的，所述多晶硅遮擋層的長度為0.1～0.3μm。

進一步的，所述勢壘金屬采用Ti、Ni或Pt。

本實用新型所述優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)，元胞溝槽位置的導電多晶硅（LPPOLY）會在溝槽（Trench）頂部的表面形成一定寬度的多晶硅（LPPOLY）遮擋層，同時在勢壘金屬層下方會形成一個P型注入?yún)^(qū)。所述優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)，與傳統(tǒng)的溝槽式勢壘肖特基結(jié)構(gòu)相比，這個一定寬度的導電多晶硅（LPPOLY）遮擋層和P型注入?yún)^(qū)會優(yōu)化表面的峰值電場，減小器件漏電，提高抗浪涌能力和高溫可靠性。

附圖說明

為了更清楚地說明本實用新型實施例的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單的介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中：

圖1為傳統(tǒng)的溝槽式勢壘肖特基結(jié)構(gòu)的剖視圖。

圖2為本實用新型所述優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)的俯視圖。

圖3為圖2中A1-A2之間的剖視圖。

圖4～圖13為本實用新型所述溝槽式勢壘肖特基結(jié)構(gòu)的制作過程示意圖。其中：

圖4為在N型外延層上形成溝槽刻蝕阻擋層的示意圖。

圖5為刻蝕得到溝槽的示意圖。

圖6為溝槽刻蝕阻擋層部分濕法腐蝕后的示意圖。

圖7為在溝槽內(nèi)壁生長氧化層后的示意圖。

圖8為在溝槽內(nèi)淀積導電多晶硅并回刻后的示意圖。

圖9為去除溝槽刻蝕阻擋層的示意圖。

圖10為形成P型注入?yún)^(qū)的示意圖。

圖11為形成勢壘金屬的示意圖。

圖12為形成正面金屬的示意圖。

圖13為形成背面金屬的示意圖。

圖14為本實用新型所述溝槽式勢壘肖特基結(jié)構(gòu)和傳統(tǒng)結(jié)構(gòu)的電場強度分布對比。

圖中標號：N型襯底1、N型外延層2、氧化層3、導電多晶硅4、勢壘金屬5、正面金屬6、背面金屬7、P型注入?yún)^(qū)、多晶硅遮擋層9、溝槽刻蝕阻擋層10、溝槽11、元胞溝槽A、有源區(qū)B、終端耐壓環(huán)C。

具體實施方式

為了使本實用新型的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合具體附圖對本實用新型的具體實施方式作進一步的說明。

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本實用新型，但是本實用新型還可以采用其他不同于在此描述的其它方式來實施例，本領(lǐng)域技術(shù)人員可以在不違背本實用新型內(nèi)涵的情況下做類似推廣，因此本實用新型不受下面公開的具體實施例的限制。

其次，本實用新型結(jié)合示意圖進行詳細描述，在詳述本實用新型實施例時，為便于說明，表示器件結(jié)構(gòu)的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本實用新型保護的范圍。此外，在實施制作中應(yīng)包含長度、寬度及深度的三維空間尺寸。

如圖2所示，本實用新型所述優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)的俯視面上，包括位于半導體基板上的元胞溝槽A、有源區(qū)B和終端耐壓環(huán)C，終端耐壓環(huán)C環(huán)繞包圍有源區(qū)B和元胞溝槽A。

如圖3所示，在所述溝槽式勢壘肖特基結(jié)構(gòu)的截面上，包括N型襯底1、設(shè)置于N型襯底1上表面的N型外延層2、位于N型外延層2上表面的勢壘金屬5、位于勢壘金屬5上表面的正面金屬6、以及位于N型襯底1背面的背面金屬7；所述元胞溝槽A包括設(shè)置于N型外延層2上部的溝槽11，在溝槽11的內(nèi)壁和頂部的表面生長一層氧化層3，在溝槽11內(nèi)腔中淀積導電多晶硅4，在溝槽11頂部表面的氧化層3上設(shè)有多晶硅遮擋層9，多晶硅遮擋層9的長度一般為0.1～0.3μm；同時，在所述有源區(qū)B的墊壘金屬5下方形成一個P型注入?yún)^(qū)8，該P型注入?yún)^(qū)8位于N型外延層2的上部。

本實用新型所述優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)的制作方法，包括以下步驟：

（1）如圖4所示，在N型襯底1上表面生長N型外延層2，在N型外延層2上表面形成溝槽刻蝕阻擋層10，該溝槽刻蝕阻擋層10遮擋住N型外延層2上表面的部分區(qū)域，露出元胞溝槽A的位置；所述溝槽刻蝕阻擋層采用熱氧化層或TEOS等，厚度為4000～10000 ?；

（2）如圖5所示，利用溝槽刻蝕阻擋層10進行溝槽11的刻蝕，得到溝槽11；所述溝槽11深度為1～4μm，溝槽11開口尺寸為0.4～1.2μm，具體尺寸按照器件電壓進行選擇；

（3）如圖6所示，保留溝槽刻蝕阻擋層10，采用濕法腐蝕刻蝕掉靠近溝槽11一側(cè)的部分溝槽刻蝕阻擋層10；所述溝槽刻蝕阻擋層10的厚度為1000~1500 ?；

（4）如圖7所示，在溝槽11的內(nèi)壁和溝槽11頂部表面生長一定厚度的氧化層3；所述氧化層3的厚度為1000~4000 ?；

（5）如圖8所示，在溝槽11中以及溝槽11頂部表面的氧化層3上淀積導電多晶硅（LPPOLY）4，并通過對導電多晶硅4回刻得到形成于溝槽11頂部表面的多晶硅遮擋層9；所述多晶硅遮擋層9的長度為0.1～0.3μm；

（6）如圖9所示，濕法腐蝕去除溝槽刻蝕阻擋層10；

（7）如圖10所示，在有源區(qū)B的N型外延層2的上部注入P型雜質(zhì)并退火形成P型注入?yún)^(qū)8；所述P型雜質(zhì)采用B或者BF₂，注入能量為30～80KEV，注入劑量為1E12~1E14；所述退火溫度為950~1100℃，退火時間為1~5分鐘；

（8）如圖11所示，在半導體基材表面濺射勢壘金屬5，然后快速退火形成硅化物合金，形成肖特基接觸；所述勢壘金屬5采用Ti、Ni、Pt等；

（9）如圖12所示，在勢壘金屬5表面制作正面金屬6，形成正面金屬電極；

（10）如圖13所示，在N型襯底1背面制作背面金屬7，形成背面金屬電極。

本實用新型所述優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)，元胞溝槽位置的導電多晶硅（LPPOLY）會在溝槽（Trench）頂部的表面形成一定寬度的多晶硅（LPPOLY）遮擋層，同時在勢壘金屬層下方會形成一個P型注入?yún)^(qū)。所述優(yōu)化表面電場的溝槽式勢壘肖特基結(jié)構(gòu)，與傳統(tǒng)的溝槽式勢壘肖特基結(jié)構(gòu)相比，這個一定寬度的導電多晶硅（LPPOLY）遮擋層和P型注入?yún)^(qū)會優(yōu)化表面的峰值電場，減小器件漏電，提高抗浪涌能力和高溫可靠性。

如圖14所示，為本實用新型所述溝槽式勢壘肖特基結(jié)構(gòu)和傳統(tǒng)結(jié)構(gòu)的電場強度分布對比，其中，曲線1為傳統(tǒng)溝槽式勢壘肖特基結(jié)構(gòu)的電場強度分布曲線，曲線2為本實用新型所述溝槽式勢壘肖特基結(jié)構(gòu)的電場強度分布曲線。

應(yīng)說明的是，以上實施例僅用以說明本實用新型的技術(shù)方案而非限制，盡管參照較佳實施例對本實用新型進行了詳細說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解，可以對本實用新型的技術(shù)方案進行修改或者等同替換，而不脫離本實用新型技術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本實用新型的權(quán)利要求范圍當中。