專利名稱：一種提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制備技術(shù)領(lǐng)域，尤其涉及一種提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法。
背景技術(shù)：
靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)作為半導(dǎo)體存儲(chǔ)器中的ー類重要產(chǎn)品，在計(jì)算機(jī)、通信、多媒體等高速數(shù)據(jù)交換系統(tǒng)中得到了廣泛的應(yīng)用。圖I所示的是ー個(gè)90納米以下的通常的SRAM単元的版圖結(jié)構(gòu)，包括有源區(qū)、多晶硅柵、和接觸孔這三個(gè)層次，圖中區(qū)域I所標(biāo)示出來的為控制管(Pass Gate),該器件為ー NMOS器件，區(qū)域2所標(biāo)示出來的為下拉管(PullDown M0S)，該器件同樣為ー NMOS器件，區(qū)域3所標(biāo)示出來的為上拉管(Pull Up M0S)，該器件為ー PMOS器件。
寫入冗余度(Write Margin)是衡量SRAM單元寫入性能的ー個(gè)重要參數(shù)，圖2是ー個(gè)SRAM器件在寫入時(shí)的工作示意圖，圖中4為控制管，5為下拉管，6為上拉管，假設(shè)節(jié)點(diǎn)7存儲(chǔ)數(shù)據(jù)為低電位(即存儲(chǔ)數(shù)據(jù)為“0”)，而相應(yīng)的，節(jié)點(diǎn)8存儲(chǔ)數(shù)據(jù)為高電位(即存儲(chǔ)數(shù)據(jù)為“1”)，現(xiàn)在以向節(jié)點(diǎn)7寫入高電位而節(jié)點(diǎn)8寫入低電位為例，在寫入動(dòng)作前，位線9會(huì)被預(yù)充到高電位，位線10會(huì)被預(yù)充電到低電位，寫入動(dòng)作開始時(shí)，字線11打開，由于節(jié)點(diǎn)7初始存儲(chǔ)的數(shù)據(jù)為低電位，所以初始狀態(tài)吋，上拉管6打開而下拉管5關(guān)閉。由于上拉管6和控制管4都是打開的，所以節(jié)點(diǎn)8的電位不再是“ I ”，而是位于某一中間電位。該中間電位由上拉管6和控制管4的等效電阻所決定。為了完成寫入動(dòng)作，節(jié)點(diǎn)8的中間電位必須小于ー定數(shù)值，即控制管和4和上拉管6的等效電阻的比例必須要小于一定數(shù)值，中間電位值越低，SRAM単元的寫入冗余度就越大。如果增大上拉管的等效電阻，就可以降低節(jié)點(diǎn)8的中間電位，從而増大SRAM単元的寫入冗余度。隨著工藝代的進(jìn)步，特別是在45納米以下エ藝代中，在NMOS器件制備エ藝過程中，會(huì)采用在源漏端外延生成嵌入式碳化娃(embedded SiC)エ藝,使得NMOS器件的溝道中產(chǎn)生張應(yīng)力，該張應(yīng)力可以提高電子遷移率，從而提高NMOS器件的性能。但溝道中的張應(yīng)力會(huì)降低空穴的遷移率，所以對于PMOS器件一般不采用該方法。上拉管作為ー PMOS器件，在通常エ藝中，其源漏不會(huì)采用外延碳化硅エ藝，所以在通常エ藝中，如圖3所示，僅僅在NMOS區(qū)域5源漏處具有外延碳化硅00。

發(fā)明內(nèi)容
針對上述存在的問題，本發(fā)明的目的是提供一種提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，使得上拉管在溝道方向上的張應(yīng)カ增強(qiáng)，降低了上拉管器件的載流子遷移率，増大了上拉管的等效電阻，提高了隨機(jī)存儲(chǔ)器寫入冗余度。本發(fā)明的目的是通過下述技術(shù)方案實(shí)現(xiàn)的
一種提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其中，包括下列步驟
提供靜態(tài)隨機(jī)存儲(chǔ)器襯底，所述襯底上包括依次相鄰的NMOS區(qū)域、第一 PMOS區(qū)域和第ニ PMOS區(qū)域，第一 NMOS區(qū)域用于制備普通NMOS器件、控制管和下拉管，所述第一 PMOS區(qū)域用于制備普通PMOS器件，所述第二 PMOS區(qū)域用于制備上拉管；
在所述NMOS區(qū)域、所述第一 PMOS區(qū)域和所述第二 PMOS區(qū)域之間形成淺槽隔離區(qū)；同時(shí)對所述NMOS區(qū)域和所述第二 PMOS區(qū)域采取產(chǎn)生張應(yīng)カ的碳化硅外延形成エ藝，分別在所述NMOS區(qū)域和所述第二 PMOS區(qū)域源漏外延形成碳化硅晶格。上述提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其中，在完成所述NMOS區(qū)域或者所述第一 PMOS區(qū)域或者所述第二 PMOS區(qū)域的制作過程中包括在硅薄膜上沉積柵極材料，刻蝕形成柵極并制作側(cè)墻。上述提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其中，所述沉積方法采用化學(xué)氣相法。上述提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其中，所述刻蝕采用干法刻蝕。 上述提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其中，所述硅薄膜為氮化硅或者氧化硅。上述提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其中，所述襯底為硅襯底。與已有技術(shù)相比，本發(fā)明的有益效果在于
1、不增加現(xiàn)有エ藝步驟；
2、通過邏輯運(yùn)算(LogicOperation),在NMOS源漏嵌入式碳化娃形成エ藝過程中，使得光刻版打開上拉管區(qū)域，使得上拉管的源漏兩端同NMOS —祥形成外延的碳化硅結(jié)構(gòu)，從而增加了上拉管在溝道方向上的張應(yīng)力，降低了上拉管器件的載流子遷移率，増大了上拉管的等效電阻；
3、在寫入過程中，降低了節(jié)點(diǎn)8的電位，從而提高了隨機(jī)存儲(chǔ)器的寫入冗余度。


圖I是現(xiàn)有技術(shù)中SRAM版圖不意 圖2是現(xiàn)有技術(shù)中SRAM電路結(jié)構(gòu)示意圖。圖3是現(xiàn)有技術(shù)中NMOS器件、PMOS器件以及上拉管在源漏碳化硅外延エ藝后的示意 圖4是本發(fā)明一種提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法中NMOS器件、PMOS器件以及上拉管在源漏碳化硅外延エ藝后的示意圖。
具體實(shí)施例方式下面結(jié)合原理圖和具體操作實(shí)施例對本發(fā)明作進(jìn)ー步說明。如圖4所示，本發(fā)明提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其包括下列步驟 提供靜態(tài)隨機(jī)存儲(chǔ)器襯底0，襯底O上包括依次相鄰的NMOS區(qū)域5、第一 PMOS區(qū)域6和
第二 PMOS區(qū)域6’，第一 NMOS區(qū)域5用于制備普通NMOS器件、控制管和下拉管，第一 PMOS區(qū)域用于制備普通PMOS器件，第二 PMOS區(qū)域用于制備上拉管；
在NMOS區(qū)域5、第一 PMOS區(qū)域6和第二 PMOS區(qū)域6’之間分別形成淺槽隔離區(qū)(STI);同時(shí)對NMOS區(qū)域5和第二 PMOS區(qū)域6’采取產(chǎn)生張應(yīng)カ的碳化硅外延形成エ藝，分別在NMOS區(qū)域和第二 PMOS區(qū)域6’源漏外延形成碳化硅晶格00、00’。通過邏輯運(yùn)算(LogicOperation)，在NMOS區(qū)域5源漏嵌入式碳化硅形成エ藝過程中，使得光刻版打開上拉管，SP第二 PMOS區(qū)域6’，使得上拉管，即第二 PMOS區(qū)域6’的源漏兩端同NMOS —祥形成外延的碳化硅結(jié)構(gòu)00’，從而增加了上拉管，即第二 PMOS區(qū)域6’在溝道方向上的張應(yīng)力，降低了上拉管，即第二 PMOS區(qū)域6’的載流子遷移率，増大了上拉管，即第二 PMOS區(qū)域6’的等效電阻，在寫入過程中，降低了節(jié)點(diǎn)8的電位，從而提高了隨機(jī)存儲(chǔ)器的寫入冗余度。優(yōu)選地，在完成NMOS區(qū)域5或者第一 PMOS區(qū)域6或者第二 PMOS區(qū)域6’的制作過程中包括在硅薄膜上沉積柵極材料，刻蝕形成柵極并制作側(cè)墻。優(yōu)選地，沉積方法采用化學(xué)氣相法，刻蝕采用干法刻蝕。進(jìn)ー步地，硅薄膜為氮化硅或者氧化硅，襯底為硅襯底。本發(fā)明可應(yīng)用在45nm靜態(tài)隨機(jī)存儲(chǔ)器制備エ藝中，以提高其寫入冗余度。
綜上,本發(fā)明通過邏輯運(yùn)算(Logic Operation),在NMOS源漏嵌入式碳化娃形成エ藝過程中，使得光刻版打開上拉管區(qū)域，使得上拉管的源漏兩端同NMOS —祥形成外延的碳化硅結(jié)構(gòu)，從而増加了上拉管在溝道方向上的張應(yīng)力，降低了上拉管器件的載流子遷移率，増大了上拉管的等效電阻。以上對本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但本發(fā)明并不限制于以上描述的具體實(shí)施例，其只是作為范例。對于本領(lǐng)域技術(shù)人員而言，任何等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作出的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其特征在于，包括下列步驟 提供靜態(tài)隨機(jī)存儲(chǔ)器襯底，所述襯底上包括依次相鄰的NMOS區(qū)域、第一 PMOS區(qū)域和第ニ PMOS區(qū)域，所述第一 NMOS區(qū)域用于制備普通NMOS器件、控制管和下拉管，所述第一 PMOS區(qū)域用于制備普通PMOS器件，所述第二 PMOS區(qū)域用于制備上拉管； 在所述NMOS區(qū)域、所述第一 PMOS區(qū)域和所述第二 PMOS區(qū)域之間形成淺槽隔離區(qū)； 同時(shí)對所述NMOS區(qū)域和所述第二 PMOS區(qū)域采取產(chǎn)生張應(yīng)カ的碳化硅外延形成エ藝，分別在所述NMOS區(qū)域和所述第二 PMOS區(qū)域 源漏外延形成碳化硅晶格。
2.如權(quán)利要求I所述的提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其特征在于，在完成所述NMOS區(qū)域或者所述第一 PMOS區(qū)域或者所述第二 PMOS區(qū)域的制作過程中包括在硅薄膜上沉積柵極材料，刻蝕形成柵極并制作側(cè)墻。
3.如權(quán)利要求2所述的提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其特征在干，所述沉積方法采用化學(xué)氣相法。
4.如權(quán)利要求2所述的提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其特征在于，所述刻蝕采用干法刻蝕。
5.如權(quán)利要求2所述的提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其特征在于，所述硅薄膜為氮化硅或者氧化硅。
6.如權(quán)利要求I所述的提高靜態(tài)隨機(jī)存儲(chǔ)器寫入冗余度的方法，其特征在于，所述襯底為硅襯底。
全文摘要
本發(fā)明公開了一種提高靜態(tài)隨機(jī)存儲(chǔ)器讀出冗余度的方法，包括下列步驟提供靜態(tài)隨機(jī)存儲(chǔ)器襯底，襯底上包括依次相鄰的NMOS區(qū)域、第一PMOS區(qū)域和第二PMOS區(qū)域，第一NMOS區(qū)域用于制備普通NMOS器件、控制管和下拉管，第一PMOS區(qū)域用于制備普通PMOS器件，第二PMOS區(qū)域用于制備上拉管；在NMOS區(qū)域、第一PMOS區(qū)域和第二PMOS區(qū)域之間形成淺槽隔離區(qū)；同時(shí)對NMOS區(qū)域和第二PMOS區(qū)域采取產(chǎn)生張應(yīng)力的碳化硅外延形成工藝，分別在NMOS區(qū)域和第二PMOS區(qū)域源漏外延形成碳化硅晶格。本發(fā)明使得上拉管在溝道方向上的張應(yīng)力增強(qiáng)，降低了上拉管器件的載流子遷移率，增大了上拉管的等效電阻，提高了隨機(jī)存儲(chǔ)器寫入冗余度。
文檔編號H01L21/8244GK102683287SQ20121013598
公開日2012年9月19日 申請日期2012年5月4日 優(yōu)先權(quán)日2012年5月4日
發(fā)明者俞柳江 申請人:上海華力微電子有限公司