專(zhuān)利名稱(chēng)：一種sram工藝制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種SRAMエ藝制備方法，尤其涉及ー種基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM, Static Random Access Memory)單元結(jié)構(gòu)及其制備方法。
背景技術(shù)：
浄態(tài)隨機(jī)存取存儲(chǔ)器(SRAM, Static Random Access Memory)是在Logic電路中非常通用的ー種嵌入式存儲(chǔ)器，由于其高密度模式，集成電路的量率很大程度上受制于嵌入式存儲(chǔ)器性能。目前，最常見(jiàn)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元是6T結(jié)構(gòu)。
圖I是現(xiàn)有技術(shù)中6T結(jié)構(gòu)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元，請(qǐng)參見(jiàn)圖1，其中I3U是上拉晶體管(Pull Up PM0S)，PD是下拉晶體管(Pull Down NM0S)，PG是通道晶體管(PassingGate NM0S)，考量6T靜態(tài)隨機(jī)存取存儲(chǔ)器單元穩(wěn)定性的關(guān)鍵指標(biāo)是靜態(tài)噪聲冗余(S匪，Static Noise Margin),它可以從6T靜態(tài)隨機(jī)存取存儲(chǔ)器單元的輸入輸出電壓曲線，即通常稱(chēng)為蝴蝶曲線中得到，圖2是靜態(tài)噪聲冗余的曲線示意圖，請(qǐng)參見(jiàn)圖2，其系統(tǒng)性能評(píng)估一般要求> 10%Vcc.
隨著半導(dǎo)體器件的縮小，應(yīng)カ對(duì)半導(dǎo)體器件的性能的影響越來(lái)越大，其中，壓應(yīng)カ膜(Compressive liner)能夠提高PMOS器件的空穴遷移率,也就是說(shuō)壓應(yīng)カ膜(Compressiveliner)能夠有效提高PMOS器件的性能，反之，壓應(yīng)カ將會(huì)降低PMOS器件的空穴遷移率，也就降低了 PMOS器件的性能。而對(duì)于NMOS器件來(lái)說(shuō)，張應(yīng)カ膜(Tensile liner)能夠提高NMOS器件的電子遷移率，也就是說(shuō)張應(yīng)カ膜(Tensile liner)能夠有效提高NMOS器件的性能，反之，壓應(yīng)カ膜(Compressive liner)將會(huì)降低NMOS器件的電子遷移率,也就降低了 NMOS器件的性能。圖2是靜態(tài)噪聲冗余的曲線示意圖，請(qǐng)參見(jiàn)圖2，隨著集成電路器件特征尺寸越來(lái)越小，工作電壓也越來(lái)越小，靜態(tài)噪聲冗余對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器単元工作穩(wěn)定性越來(lái)越重要。對(duì)于靜態(tài)噪聲冗余影響最大的是β值，圖3是β值的曲線示意圖，β值對(duì)于靜態(tài)噪聲冗余的影響可參見(jiàn)圖3所示,而現(xiàn)有通孔刻蝕停止層(CESL, Contact etch stoplayer)エ藝中上拉晶體管作為PM0SFET而覆蓋壓應(yīng)カ膜(Compressive liner),而由于下拉晶體管和通道晶體管同為NMOS器件，覆蓋的同為張應(yīng)力膜(Tensile liner)，所以對(duì)于β值并無(wú)影響，并未通過(guò)引用應(yīng)カ的方法來(lái)提高靜態(tài)隨機(jī)存取存儲(chǔ)器單元的性能。中國(guó)專(zhuān)利201110110385. 3公開(kāi)了ー種基于贗通孔刻蝕停止層(Pseudo CESL)技術(shù)的SRAM單元結(jié)構(gòu)及其制備方法，而該專(zhuān)利超越常規(guī)的CESL技術(shù)，提出在靜態(tài)隨機(jī)存取存儲(chǔ)器單元所包含的下拉晶體管上覆蓋張應(yīng)力膜，而在靜態(tài)隨機(jī)存取存儲(chǔ)器單元所包含的上拉晶體管和通道晶體管上覆蓋壓應(yīng)力膜。所述基于贗通孔刻蝕停止層技術(shù)的SRAM單元結(jié)構(gòu)可以有效增大SRAM的β值,增大讀出冗余度,增大其靜態(tài)噪聲冗余(S匪，Static NoiseMargin),改善SRAM單元的穩(wěn)定性。但所述基于贗通孔刻蝕停止層技術(shù)的SRAM單元結(jié)構(gòu)存在以下缺陷由于SRAM區(qū)域集成度非常高，在ー個(gè)SRAM單元中的極小范圍內(nèi)進(jìn)行應(yīng)力薄膜的エ藝變換，由于兩種相反應(yīng)カ的作用，可能造成硅襯底的層移和位錯(cuò)等缺陷，嚴(yán)重時(shí)會(huì)造成SRAM失效。

發(fā)明內(nèi)容
本發(fā)明公開(kāi)了ー種改進(jìn)的基于贗通孔刻蝕停止層(CESL, Contact etch stoplayer)技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM, Static Random Access Memory)單元結(jié)構(gòu)及其制備方法，一方面用以解決現(xiàn)有通孔刻蝕停止層(CESL, Contact etch stop layer)技術(shù)針對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器的靜態(tài)噪聲冗余(S匪，Static Noise Margin)無(wú)貢獻(xiàn)的問(wèn)題,另ー方面用于解決在極小范圍內(nèi)進(jìn)行應(yīng)カ薄膜的エ藝變換可能出現(xiàn)的硅襯底的層移和位錯(cuò)等缺陷問(wèn)題。本發(fā)明的上述目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的
ー種基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其 中，在靜態(tài)隨機(jī)存取存儲(chǔ)器的生產(chǎn)エ藝中，在靜態(tài)隨機(jī)存取存儲(chǔ)器單元所包含的下拉晶體管上覆蓋張應(yīng)力膜，在靜態(tài)隨機(jī)存取存儲(chǔ)器單元所包含的上拉晶體管上覆蓋壓應(yīng)力膜，而在靜態(tài)隨機(jī)存取存儲(chǔ)器單元所包含的通道晶體管上不覆蓋任何應(yīng)カ膜。如上所述的基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其中，所述靜態(tài)隨機(jī)存取存儲(chǔ)器単元的各半導(dǎo)體器件的柵極的側(cè)壁上圍繞有側(cè)壁隔離層，并且所述下拉晶體管上覆蓋的張應(yīng)カ膜還覆蓋在隔離層上，其中，隔離層圍繞在側(cè)壁隔離層的外圍，所述上拉晶體管覆蓋的壓應(yīng)カ膜還覆蓋在隔離層上，其中，隔離層圍繞在側(cè)壁隔離層的外國(guó)。如上所述的基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其中，所述靜態(tài)隨機(jī)存取存儲(chǔ)器単元的各半導(dǎo)體器件的柵極的側(cè)壁圍繞有側(cè)壁隔離層，并且所述下拉晶體管上覆蓋的張應(yīng)カ膜直接覆蓋在側(cè)壁隔離層上，所述上拉晶體管上覆蓋的壓應(yīng)カ膜直接覆蓋在側(cè)壁隔離層上。如上所述的基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其中，所述下拉晶體管和所述通道晶體管為NMOS器件，所述上拉晶體管為PMOS器件。如上所述的基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其中，所述靜態(tài)隨機(jī)存取存儲(chǔ)器的性能與其単元靜態(tài)噪聲冗余相關(guān)，所述單元靜態(tài)噪聲冗余與所述下拉晶體管的工作電流和所述通道晶體管的工作電流的比值相關(guān)，所述下拉晶體管的工作電流和所述通道晶體管的工作電流的比值升高，則單元靜態(tài)噪聲冗余升高，則靜態(tài)隨機(jī)存取存儲(chǔ)器的性能提升，否則，靜態(tài)隨機(jī)存取存儲(chǔ)器的性能不會(huì)提升。如上所述的基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其中，在下拉晶體管上覆蓋有張應(yīng)カ膜増大了下拉晶體管的工作電流的值，從而下拉晶體管的工作電流和所述通道晶體管的工作電流的比值升高，単元靜態(tài)噪聲冗余升高，從而提升了靜態(tài)隨機(jī)存取存儲(chǔ)器的性能。如上所述的基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其中，所述上拉晶體管上覆蓋有壓應(yīng)カ膜，使得上拉晶體管的工作電流增加。綜上所述，由于采用了上述技術(shù)方案，本發(fā)明基于贗通孔刻蝕停止層(CESL，Contact etch stop layer)技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法通過(guò)在下拉晶體管(NM0S器件)上覆蓋張應(yīng)力膜(Tensile liner)，使得β值增加，進(jìn)而有效增大了靜態(tài)噪聲冗余(S^, Static Noise Margin),從而實(shí)現(xiàn)改善靜態(tài)隨機(jī)存取存儲(chǔ)器單元的穩(wěn)定性的目的。同時(shí)，由于只在下拉晶體管(NM0S器件)上覆蓋張應(yīng)力膜(Tensile liner)和上拉晶體管(PM0S器件)上覆蓋壓應(yīng)力膜(Compressive liner)，通道晶體管(NMOS器件)不覆蓋任何應(yīng)カ膜，緩解了在極小范圍內(nèi)進(jìn)行應(yīng)カ薄膜的エ藝變換造成的兩種相反應(yīng)カ的作用，有效降低了造成硅襯底的層移和位錯(cuò)等缺陷的可能性，從而有效降低SRAM失效的可能性。


圖I是現(xiàn)有技術(shù)中單元是6T結(jié)構(gòu)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元；
圖2是靜態(tài)噪聲冗余的曲線示意 圖3是β值的曲線不意 圖4是現(xiàn)有技術(shù)中基于常規(guī)通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元各半導(dǎo)體器件的結(jié)構(gòu)示意 圖5是現(xiàn)有技術(shù)中基于常規(guī)贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元各半導(dǎo)體器件的結(jié)構(gòu)及其制備方法的結(jié)構(gòu)示意圖。圖6是本發(fā)明基于改進(jìn)的贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元各半導(dǎo)體器件的結(jié)構(gòu)及其制備方法的結(jié)構(gòu)示意圖。圖7是本發(fā)明基于改進(jìn)的贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元各半導(dǎo)體器件的結(jié)構(gòu)及其制備方法的無(wú)壓カ接近技術(shù)的結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做進(jìn)ー步的說(shuō)明
圖6是本發(fā)明基于改進(jìn)的贗通孔刻蝕停止層(CESL, Contact etch stop layer)技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元各半導(dǎo)體器件的結(jié)構(gòu)及其制備方法的結(jié)構(gòu)示意圖，請(qǐng)參見(jiàn)圖6，一種基于贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法，其中，在靜態(tài)隨機(jī)存取存儲(chǔ)器單元的生產(chǎn)エ藝中，在所述下拉晶體管(Pull Down NM0S)上覆蓋張應(yīng)力膜(Tensile liner),而在所述上拉晶體管(Pull Up PM0S)上覆蓋壓應(yīng)力膜(Compressiveliner)?，F(xiàn)有技術(shù)中基于常規(guī)通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元，僅僅是從提高器件性能的角度出發(fā)，在下拉晶體管(NM0S器件)和通道晶體管(NM0S器件)上覆蓋張應(yīng)力膜(Tensile liner)，在上拉晶體管(PM0S器件)上覆蓋壓應(yīng)力膜(Compressiveliner)，使得下拉晶體管、上拉晶體管、通道晶體管的工作電流Ion均上升，進(jìn)而達(dá)到提高下拉晶體管、上拉晶體管和通道晶體管的性能的目的，而忽略了 β值對(duì)于靜態(tài)噪聲冗余(S匪，Static Noise Margin)的重要性；而現(xiàn)有技術(shù)中基于常規(guī)贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元，雖然考慮到通過(guò)在下拉晶體管(NM0S器件)上覆蓋張應(yīng)力膜(Tensile liner)、在通道晶體管(NMOS器件)和上拉晶體管(PM0S器件)上覆蓋壓應(yīng)力膜(Compressive liner)來(lái)有效增大SRAM的β值，增大讀出冗余度，增大其靜態(tài)噪聲冗余(SNM, Static Noise Margin),改善SRAM單元的穩(wěn)定性。但忽略了一個(gè)潛在的問(wèn)題，即在一、個(gè)SRAM単元中的極小范圍內(nèi)進(jìn)行兩種相反應(yīng)カ的應(yīng)カ薄膜的エ藝變換可能造成硅襯底的層移和位錯(cuò)等缺陷及由此可能引起的SRAM失效問(wèn)題。圖2是靜態(tài)噪聲冗余的曲線示意圖，參見(jiàn)圖2可以看出，靜態(tài)噪聲冗余(S匪，Static Noise Margin)的值增加可以改善靜態(tài)隨機(jī)存取存儲(chǔ)器單元的穩(wěn)定性,其中，圖3是β值的曲線示意圖，參見(jiàn)圖3可以看出，β值的改變將會(huì)對(duì)靜態(tài)噪聲冗余(SNM，StaticNoise Margin)的值產(chǎn)生很大的影響，進(jìn)而對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器単元的穩(wěn)定性產(chǎn)生很大的影響，β值的值取決于下拉晶體管的工作電流與通道晶體管的工作電流的比值；
圖4是現(xiàn)有技術(shù)中基于常規(guī)通孔刻蝕停止層(CESL, Contact etch stop layer)技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元各半導(dǎo)體器件的結(jié)構(gòu)示意圖；請(qǐng)參見(jiàn)圖4，現(xiàn)有技術(shù)同時(shí)増加了下拉晶體管與通道晶體管的工作電流的值，實(shí)際上并沒(méi)有對(duì)靜態(tài)隨機(jī)存儲(chǔ)器單元的穩(wěn)定性做出貢獻(xiàn)；、
圖5是現(xiàn)有技術(shù)中基于常規(guī)贗通孔刻蝕停止層技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元各半導(dǎo)體器件的結(jié)構(gòu)及其制備方法的結(jié)構(gòu)示意圖，請(qǐng)參見(jiàn)圖5，所述靜態(tài)隨機(jī)存取存儲(chǔ)器的性能與其単元靜態(tài)噪聲冗余相關(guān)，所述單元靜態(tài)噪聲冗余與所述下拉晶體管的工作電流Ion和所述通道晶體管的工作電流Ion的比值相關(guān)，該比值即為β值，其中
權(quán)利要求
1.ー種基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在于，在SRAM的生產(chǎn)エ藝中，在SRAM單元所包含的下拉晶體管上覆蓋張應(yīng)力膜，而在SRAM單元所包含的上拉晶體管上覆蓋壓應(yīng)力膜，通道晶體管上不覆蓋任何應(yīng)カ膜。
2.根據(jù)權(quán)利要求I所述的基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在于，所述SRAM単元各半導(dǎo)體器件的柵極的側(cè)壁上圍繞有側(cè)壁隔離層，并且所述下拉晶體管上覆蓋的張應(yīng)カ膜還覆蓋在隔離層上，其中，所述隔離層圍繞在側(cè)壁隔離層的外圍，所述上拉晶體管上覆蓋的壓應(yīng)カ膜還覆蓋在隔離層上，其中，所述隔離層圍繞在側(cè)壁隔離層的外圍，所述通道晶體管的隔離層圍繞在側(cè)壁隔離層的外圍并且沒(méi)有覆蓋任何應(yīng)力膜。
3.根據(jù)權(quán)利要求I所述的基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在干，所述SRAM単元各半導(dǎo)體器件的柵極的側(cè)壁圍繞有側(cè)壁隔離層，并且所述下拉 晶體管上覆蓋的張應(yīng)カ膜直接覆蓋在側(cè)壁隔離層上，所述上拉晶體管上覆蓋的壓應(yīng)カ膜直接覆蓋在側(cè)壁隔離層上，所述通道晶體管的側(cè)壁隔離層外圍并沒(méi)有覆蓋任何應(yīng)カ膜。
4.根據(jù)權(quán)利要求I所述的基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在于，所述下拉晶體管和所述通道晶體管為NMOS器件，所述上拉晶體管為PMOS器件。
5.根據(jù)權(quán)利要求4所述的基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在于，所述SRAM単元的性能與其単元靜態(tài)噪聲冗余相關(guān)，所述單元靜態(tài)噪聲冗余與所述下拉晶體管的工作電流和所述通道晶體管的工作電流的比值相關(guān)，所述下拉晶體管的工作電流和所述通道晶體管的工作電流的比值升高，則單元靜態(tài)噪聲冗余升高，則SRAM單元的性能提升，否則，SRAM単元的性能不會(huì)提升。
6.根據(jù)權(quán)利要求5所述的基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在于，在下拉晶體管上覆蓋有張應(yīng)カ膜増大了下拉晶體管的工作電流的值，從而提升了 SRAM單元的性能。
7.根據(jù)權(quán)利要求I所述的基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在于，所述上拉晶體管上覆蓋有壓應(yīng)カ膜，使得上拉晶體管的工作電流增加。
8.根據(jù)權(quán)利要求I所述的基于贗通孔刻蝕停止層技術(shù)的SRAM単元結(jié)構(gòu)及其制備方法，其特征在于，通道晶體管(NM0S器件)不覆蓋任何應(yīng)カ膜，緩解了在ー個(gè)SRAM単元中的極小范圍內(nèi)進(jìn)行應(yīng)力薄膜的エ藝變換造成的兩種相反應(yīng)カ的作用，有效降低了造成硅襯底的層移和位錯(cuò)等缺陷的可能性，從而有效降低SRAM失效的可能性。
全文摘要
本發(fā)明公開(kāi)了一種基于贗通孔刻蝕停止層(CESL，Contact etch stop layer)技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM，Static Random Access Memory)單元結(jié)構(gòu)及其制備方法，其中，在SRAM所包含的下拉晶體管上覆蓋張應(yīng)力膜(Tensile liner)，在SRAM所包含的上拉晶體管上覆蓋壓應(yīng)力膜(Compressive liner)。本發(fā)明基于贗CESL技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器單元結(jié)構(gòu)及其制備方法通過(guò)在下拉晶體管(NMOS器件)上覆蓋張應(yīng)力膜(Tensile liner)和在通道晶體管(NMOS器件)不覆蓋任何應(yīng)力膜，有效降低SRAM失效的可能性。
文檔編號(hào)H01L21/8244GK102723313SQ201210135968
公開(kāi)日2012年10月10日 申請(qǐng)日期2012年5月4日 優(yōu)先權(quán)日2012年5月4日
發(fā)明者黃曉櫓 申請(qǐng)人:上海華力微電子有限公司