靜態(tài)隨機(jī)存儲器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體而言，涉及一種靜態(tài)隨機(jī)存儲器。
【背景技術(shù)】
[0002]目前，如圖1所示，現(xiàn)有技術(shù)中靜態(tài)存儲器往往無法明確區(qū)分控制讀與寫的操作，此外，在一定的靜態(tài)噪聲容限的前提下，現(xiàn)有的技術(shù)需要多個(gè)晶體管組合實(shí)現(xiàn)，這樣不僅影響讀與與的速率，而且提聞成本。
[0003]針對上述的問題，目前尚未提出有效的解決方案。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實(shí)施例提供了一種靜態(tài)隨機(jī)存儲器，以至少解決現(xiàn)有技術(shù)中的基于6T單元的SRAM的讀靜態(tài)噪聲容限較低的技術(shù)問題。
[0005]根據(jù)本發(fā)明實(shí)施例的一個(gè)方面，提供了一種靜態(tài)隨機(jī)存儲器，包括:多個(gè)單元，其中，每個(gè)單元包括:第一反相器和第二反相器，第一反相器的輸出端連接至第二反相器的輸入端，第一反相器的輸入端連接至第二反相器的輸出端；第一 NM0S晶體管，分別與第一反相器的輸入端、第二反相器的輸出端、寫字線和寫位線連接，用于控制寫信號的選通；第二NM0S晶體管，分別與第一反相器的輸出端、第二反相器的輸入端、讀字線和內(nèi)線連接，用于控制讀信號的選通。
[0006]可選地，第一反相器包括第一 PM0S晶體管和第三NM0S晶體管；第二反相器包括第二 PM0S晶體管和第四NM0S晶體管；其中，第一 PM0S晶體管和第二 PM0S晶體管均被上拉至與電源端連接；第三NM0S晶體管和第四NM0S晶體管均被下拉至與接地端連接。
[0007]可選地，第一 NM0S晶體管的柵極與寫字線連接，第一 NM0S晶體管的漏極與寫位線連接，第一 NM0S晶體管的源極與第一 PM0S晶體管的漏極、第三NM0S晶體管的漏極、第二PM0S晶體管的柵極和第四NM0S晶體管的柵極連接。
[0008]可選地，第二NM0S晶體管的柵極與讀字線連接，第二NM0S晶體管的漏極與內(nèi)線連接，第二 NM0S晶體管的源極與第一 PM0S晶體管的柵極、第三NM0S晶體管的柵極、第二 PM0S晶體管的漏極和第四NM0S晶體管的漏極連接。
[0009]可選地，第三NM0S晶體管和第四NM0S晶體管的寬度可與第一 NM0S晶體管的寬度相同。
[0010]可選地，第三NM0S晶體管和第四NM0S晶體管的寬度可與第二 NM0S晶體管的寬度相同。
[0011]可選地，第一PM0S晶體管的源極和第二PM0S晶體管的源極均連接至電源端，第一PM0S晶體管的柵極與第三NM0S晶體管的柵極連接，第二 PM0S晶體管的柵極與四NM0S晶體管的柵極連接，第三NM0S晶體管的源極和第四NM0S晶體管的源極均連接至接地端。
[0012]可選地，多個(gè)單元中的第i個(gè)單元中的第一 NM0S晶體管的柵極連接至第i條寫字線，第i個(gè)單元中的第一 NM0S晶體管的漏極連接至第j條寫位線；第i個(gè)單元中的第二NMOS晶體管的柵極連接至第i條讀字線，第i個(gè)單元中的第二NM0S晶體管的漏極連接至第j條內(nèi)線。
[0013]可選地，第j條內(nèi)線通過第五NM0S晶體管連接至第j條讀位線，其中，第五NM0S晶體管用于控制一列單元的讀信號的選通。
[0014]可選地，第j條內(nèi)線與第五NM0S晶體管的柵極連接，第五NM0S晶體管的漏極與第j條讀位線連接，第五NM0S晶體管的源極接地或接高電位。
[0015]在本發(fā)明實(shí)施例中，采用分別控制讀寫信號的選通的方式，通過六個(gè)晶體管的組合控制，達(dá)到了分別控制靜態(tài)存儲器的讀寫操作的目的，從而實(shí)現(xiàn)了提高基于6T單元的SRAM的讀靜態(tài)噪聲容限的技術(shù)效果，進(jìn)而解決了現(xiàn)有技術(shù)中的基于6T單元的SRAM的讀靜態(tài)噪聲容限較低的技術(shù)問題。
【附圖說明】
[0016]此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，本發(fā)明的示意性實(shí)施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中:
[0017]圖1是根據(jù)現(xiàn)有技術(shù)的一種靜態(tài)存儲器的電路示意圖；
[0018]圖2是根據(jù)本發(fā)明實(shí)施例的一種可選的靜態(tài)存儲器的列電路示意圖；
[0019]圖3是根據(jù)本發(fā)明實(shí)施例的一種可選的靜態(tài)存儲器的單元電路示意圖。
【具體實(shí)施方式】
[0020]為了使本技術(shù)領(lǐng)域的人員更好地理解本發(fā)明方案，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分的實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都應(yīng)當(dāng)屬于本發(fā)明保護(hù)的范圍。
[0021]需要說明的是，本發(fā)明的說明書和權(quán)利要求書及上述附圖中的術(shù)語“第一”、“第二”等是用于區(qū)別類似的對象，而不必用于描述特定的順序或先后次序。應(yīng)該理解這樣使用的數(shù)據(jù)在適當(dāng)情況下可以互換，以便這里描述的本發(fā)明的實(shí)施例能夠以除了在這里圖示或描述的那些以外的順序?qū)嵤?。此外，術(shù)語“包括”和“具有”以及他們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統(tǒng)、產(chǎn)品或設(shè)備不必限于清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或?qū)τ谶@些過程、方法、產(chǎn)品或設(shè)備固有的其它步驟或單元。
[0022]實(shí)施例1
[0023]根據(jù)本發(fā)明實(shí)施例，提供了一種靜態(tài)隨機(jī)存儲器，如圖2所示，在本實(shí)施例中的靜態(tài)存儲器包括:
[0024]1)第一反相器202,可選地，第一反相器202可以包括但不限于:第一 PM0S晶體管和第三NM0S晶體管。例如，通過控制第一反相器202中的第一 PM0S晶體管和第三NM0S晶體管的電壓，實(shí)現(xiàn)對靜態(tài)存儲器的控制。
[0025]2)第二反相器204，第一反相器202的輸出端連接至第二反相器204的輸入端，第一反相器202的輸入端連接至第二反相器204的輸出端；
[0026]可選地，第二反相器204包括第二 PM0S晶體管和第四NM0S晶體管。例如，通過控制第二反相器204中的第二 PM0S晶體管和第四NM0S晶體管的電壓，實(shí)現(xiàn)對靜態(tài)存儲器的控制。
[0027]可選地，第一 PM0S晶體管和第二 PM0S晶體管均被上拉至與電源端連接;第三NM0S晶體管和第四NM0S晶體管均被下拉至與接地端連接。
[0028]3)第一 NM0S晶體管206,分別與第一反相器202的輸入端、第二反相器204的輸出端、寫字線和寫位線連接，用于控制寫信號的選通；
[0029]例如，結(jié)合圖2所示，第一 NM0S晶體管206的G極(gate，柵極)與寫字線(WWL，Write Word Line)連接，D 極(drain,漏極)與寫位線(WBL, Write Bit Line)連接，第一反相器202的輸入端與第二反相器204的輸出端與S極(source，源極)連接，上述電路共同構(gòu)成了對靜態(tài)存儲器的選通寫信號的控制電路。
[0030]4)第二 NM0S晶體管208，分別與第一反相器202的輸出端、第二反相器204的輸入端、讀字線和內(nèi)線連接，用于控制讀信號的選通。
[0031]例如，結(jié)合圖2所示，第二 NM0S晶體管208的G極(gate，柵極)與讀字線(RWL，Read Word Line)連接,D 極(drain,漏極)與內(nèi)線(IL, Inter-Line)連接，第一反相器 202的輸出端與第二反相器204的輸入端與S極(source，源極)連接，上述電路共同構(gòu)成了對靜態(tài)存儲器的選通讀信號的控制電路。
[0032]通過本申請?zhí)峁┑膶?shí)施例，利用第一反相器、第二反相器及相關(guān)的PM0S晶體管和NM0S晶體管分別實(shí)現(xiàn)對靜態(tài)存儲器讀寫信號選通的控制，并提高基于6T單元的SRAM的讀靜態(tài)噪聲容限
[0033]可選地，第一反相器包括第一 PM0S晶體管和第三NM0S晶體管；第二反相器包括第二 PM0S晶體管和第四NM0S晶體管；
[0034]可選地，第一 PM0S晶體管和第二 PM0S晶體管均被上拉至與電源端連接；第三NM0S晶體管和第四NM0S晶體管均被下拉至與接地端連接。
[0035]例如，如圖3所示，第一 PM0S晶體管302的S極(source，源極)與第二 PM0S晶體管304的S極(source,源極)均被上拉至與電源端連接，第三NM0S晶體管306的S極(source,源極)和第四NM0S晶體管308的S極(source,源極)均被下拉至與接地端連接。
[0036]可選地，第一 NM0S晶體管的柵極與寫字線連接，第一 NM0S晶體管的漏極與寫位線連接，第一 NM0S晶體管的源極與第一 PM0S晶體管的漏極、第三NM0S晶體管的漏極、第二PM0S晶體管的柵極和第四NM0S晶體管的柵極連接。
[0037]例如，結(jié)合圖2-圖3所示，第一NM0S晶體管206的G極(gate，柵極)與第1寫字線(WffLO, Write Word Line)連接，D 極(drain,漏極)與第 1 寫位線(WBL0, Write Bit Line)連接，S極(source，源極)與第一反相器202中的第一 PM0S晶體管302的D極(drain，漏極)、第三NM0S晶體管306的D極(drain，漏極)，及第二反相器204中的第二 PM0S晶體管304的G極(gate，柵極)和第四NM0S晶體管308的G極(gate，柵極)連接，上述電路