一種應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于存儲(chǔ)器設(shè)計(jì)技術(shù)領(lǐng)域，涉及靜態(tài)隨機(jī)存儲(chǔ)器讀取電路設(shè)計(jì)，特別是涉及一種應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器。
【背景技術(shù)】
[0002]靜態(tài)隨機(jī)存儲(chǔ)器屬于易失性存儲(chǔ)器，其中最大優(yōu)勢(shì)是其讀寫速度。靜態(tài)隨機(jī)存儲(chǔ)器的外圍電路主要由地址譯碼電路、寫驅(qū)動(dòng)電路、靈敏放大器、讀輸出及數(shù)據(jù)選擇電路組成；其中靈敏放大器是最為關(guān)鍵的外圍電路。因?yàn)?，整個(gè)電路中只有將靈敏放大器的讀出值正確地反應(yīng)到數(shù)據(jù)輸出端，才能夠正確地讀取存儲(chǔ)器單元所存儲(chǔ)的數(shù)據(jù)。
[0003]靜態(tài)隨機(jī)存儲(chǔ)器電路中，每對(duì)位線可能會(huì)幾十個(gè)甚至幾百個(gè)存儲(chǔ)單元，所以導(dǎo)致位線負(fù)載電容較大；從而增加讀取電路的輸出延遲，降低了存儲(chǔ)器的讀速度；在不改變存儲(chǔ)陣列結(jié)構(gòu)布局的前提下，只有通過減少靈敏放大器讀出時(shí)間，來有效提高靈敏放大器讀取速度，從而緩解存儲(chǔ)器電路的讀速度問題。
[0004]如圖1所示，傳統(tǒng)的鎖存型靈敏放大器I由鎖存型靈敏放大電路11及偏置電路12構(gòu)成；其中，所述鎖存型靈敏放大電路11由兩個(gè)上拉管P1、P2及兩個(gè)下拉管N1、N2互鎖構(gòu)成，還包括兩個(gè)輸出數(shù)據(jù)的反相器；所述偏置電路12簡(jiǎn)單利用單個(gè)NMOS管即可提供所需偏置電流。下面首先詳細(xì)介紹所述鎖存型靈敏放大器I的工作原理:
[0005]如圖1所示，所述位線信號(hào)BL及所述反位線信號(hào)BLB的電壓差達(dá)到所述鎖存型靈敏放大器I的最低感知電壓容限時(shí)，時(shí)序控制電路(圖中未顯示)將所述偏置電路12激活，即偏置控制信號(hào)SA_en置為高電平；現(xiàn)假設(shè)所述位線信號(hào)BL的電壓為高電平，且比所述反位線信號(hào)BLB的電壓高出Λ V ;所述偏置控制信號(hào)SA_en達(dá)到后，很快將下拉管N1、N2的源極COM拉低，當(dāng)下拉管N1、N2的源極COM電壓比所述位線信號(hào)BL的電壓低一個(gè)下拉管的閾值電壓時(shí)，下拉管N2比下拉管NI先導(dǎo)通，立即進(jìn)入飽和區(qū)，從而將所述反位線信號(hào)BLB的電壓拉低；下拉管N1、N2的源極COM電壓快速下降的過程中，下拉管NI也隨之立即導(dǎo)通進(jìn)入飽和區(qū)，開始將所述位線信號(hào)BL的電壓拉低；當(dāng)所述反位線信號(hào)BLB的電壓比電源電壓VDD低一個(gè)上拉管的閾值電壓時(shí)，此時(shí)上拉管Pl導(dǎo)通，進(jìn)入線性區(qū)，利用源漏端小電流對(duì)所述位線信號(hào)BL進(jìn)行緩慢充電，阻止所述位線信號(hào)BL的電壓下降過快；隨后上拉管P2也導(dǎo)通進(jìn)入線性區(qū)，不過相比之下，上拉管P2源漏電流比上拉管PI源漏電流小，另外，下拉管N2源漏電流比下拉管NI源漏電流大，也就是所述反位線信號(hào)BLB放電多，充電少，而所述位線信號(hào)BL放電少，充電多；所述反位線信號(hào)BLB的電壓始終比所述位線信號(hào)BL的電壓??；當(dāng)上拉管Pl進(jìn)入飽和區(qū)時(shí)，所述位線信號(hào)BL充電大于放電，導(dǎo)致所述位線信號(hào)BL的電壓升高；上拉管P2也會(huì)進(jìn)入飽和區(qū)，但是其時(shí)間很短，很快會(huì)由于所述位線信號(hào)BL的電壓升高而進(jìn)入線性區(qū)，最后截止；而下拉管N2維持飽和區(qū)，對(duì)所述反位線信號(hào)BLB —直放電；下拉管NI會(huì)由于所述反位線信號(hào)BLB的過度放電而進(jìn)入線性區(qū)，最后截止；最后，下拉管N1、N2的源極COM在一個(gè)很短的時(shí)間內(nèi)就會(huì)拉至低電平；上拉管Pl和下拉管N2導(dǎo)通，上拉管P2和下拉管NI截止，維持所述位線信號(hào)BL的高電平和所述反位線信號(hào)BLB的低電平；最終，再將所述位線信號(hào)BL和所述反位線信號(hào)BLB的電壓通過所述反相器輸送輸出信號(hào)OUT及OUTB，完成讀取操作。
[0006]從以上看出，所述位線信號(hào)BL、所述反位線信號(hào)BLB及所述輸出信號(hào)0UT、0UTB存在耦合效應(yīng)，降低了存儲(chǔ)單元的讀速度；所述輸出信號(hào)OUT、OUTB均為高電平過渡到所述輸出信號(hào)OUT的高電平和所述輸出信號(hào)OUTB的低電平(或者相反)，需要經(jīng)歷一段時(shí)間，降低了讀速度。
[0007]因此，如何提高靈敏放大器的讀取速度已成為本領(lǐng)域技術(shù)人員亟待解決的問題。

【發(fā)明內(nèi)容】

[0008]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器，用于解決現(xiàn)有技術(shù)中電壓轉(zhuǎn)換時(shí)間過長(zhǎng)的問題。
[0009]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種靈敏放大器，所述靈敏放大器至少包括:
[0010]獲取電路，用于感知輸入信號(hào)的電壓差；
[0011]連接于所述獲取電路的隔離電路，用于隔離所述輸入信號(hào)及差分輸出信號(hào)，削弱所述輸入信號(hào)及所述差分輸出信號(hào)的耦合作用；
[0012]連接于所述隔離電路的輔助電路，用于穩(wěn)定所述差分輸出信號(hào)的初始電壓；
[0013]連接于所述隔離電路的鎖存電路，用于鎖存所述隔離電路的輸出信號(hào)，放大并輸出所述差分輸出信號(hào)；
[0014]連接于所述鎖存電路的偏置電路，用于為所述鎖存電路提供偏置。
[0015]優(yōu)選地，所述獲取電路包括第一獲取管及第二獲取管；
[0016]其中，所述第一獲取管的柵極連接第一輸入信號(hào)，所述第一獲取管的源極連接所述隔離電路，所述第一獲取管的漏極連接至高電平；
[0017]所述第二獲取管的柵極連接第二輸入信號(hào)，所述第二獲取管的源極連接所述隔離電路，所述第二獲取管的漏極連接至高電平。
[0018]更優(yōu)選地，所述第一輸入信號(hào)為存儲(chǔ)單元的位線信號(hào)，所述第二輸入信號(hào)為存儲(chǔ)單元的反位線信號(hào)。
[0019]優(yōu)選地，所述隔離電路包括第一隔離管及第二隔離管，所述第一隔離管及所述第二隔離管為PMOS晶體管；
[0020]其中，所述第一隔離管的柵極連接至低電平，所述第一隔離管的源極連接所述差分輸出信號(hào)的正相端，所述第一隔離管的漏極連接至所述獲取電路；
[0021]所述第二隔離管的柵極連接至低電平，所述第二隔離管的源極連接所述差分輸出信號(hào)的負(fù)相端，所述第二隔離管的漏極連接至所述獲取電路。
[0022]優(yōu)選地，所述隔離電路包括第一隔離管及第二隔離管，所述第一隔離管及所述第二隔離管為NMOS晶體管；
[0023]其中，所述第一隔離管的柵極連接至高電平，所述第一隔離管的漏極連接所述差分輸出信號(hào)的正相端，所述第一隔離管的源極連接至所述獲取電路；
[0024]所述第二隔離管的柵極連接至高電平，所述第二隔離管的漏極連接所述差分輸出信號(hào)的負(fù)相端，所述第二隔離管的源極連接至所述獲取電路。
[0025]優(yōu)選地，所述輔助電路包括第一輔助管及第二輔助管；
[0026]其中，所述第一輔助管的柵極連接所述差分輸出信號(hào)的正相端，所述第一輔助管的漏極連接所述差分輸出信號(hào)的負(fù)相端，所述第一輔助管的源極連接至低電平；
[0027]所述第二輔助管的柵極連接所述差分輸出信號(hào)的負(fù)相端，所述第二輔助管的漏極連接所述差分輸出信號(hào)的正相端，所述第二輔助管的源極連接至低電平。
[0028]優(yōu)選地，所述鎖存電路包括第一上拉管、第二上拉管、第一下拉管以及第二下拉管；
[0029]其中，所述第一上拉管的柵極連接所述第一下拉管的柵極，并連接至所述差分輸出信號(hào)的負(fù)相端；所述第一上拉管的漏極連接所述第一下拉管的漏極，并連接至所述差分輸出信號(hào)的正相端；所述第一上拉管的源極連接至高電平；所述第一下拉管的源極連接至所述偏置電路；
[0030]所述第二上拉管的柵極連接所述第二下拉管的柵極，并連接至所述差分輸出信號(hào)的正相端；所述第二上拉管的漏極連接所述第二下拉管的漏極，并連接至所述差分輸出信號(hào)的負(fù)相端；所述第二上拉管的源極連接至高電平；所述第二下拉管的源極連接至所述偏置電路。
[0031]更優(yōu)選地，所述偏置電路包括單個(gè)偏置管，所述偏置管的柵極連接至偏置控制信號(hào)，所述偏置管的源極連接至低電平，所述偏置管的漏極連接所述第一下拉管及所述第二下拉管的源極。
[0032]更優(yōu)選地，所述靈敏放大器用于提高存儲(chǔ)器電路讀取速度。
[0033]如上所述，本發(fā)明提供一種應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器，具有以下有益效果:
[0034]本發(fā)明的應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器將去耦合效應(yīng)和電壓轉(zhuǎn)換技術(shù)結(jié)合，縮短靈敏放大器讀取時(shí)間，進(jìn)一步提高存儲(chǔ)器的讀速度；另外，采用輔助降壓技術(shù)，可以進(jìn)一步提高靈敏放大器讀速度能力。
【附圖說明】
[0035]圖1顯示為現(xiàn)有技術(shù)中鎖存型靈敏放大器示意圖。
[0036]圖2顯示為本發(fā)明的應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器一具體實(shí)施例的示意圖。
[0037]圖3顯示為圖2顯示的應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器的仿真時(shí)序示意圖。
[0038]圖4顯示為本發(fā)明的應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器另一具體實(shí)施例的示意圖。
[0039]圖5顯示為圖4顯示的應(yīng)用于靜態(tài)隨機(jī)存儲(chǔ)器電路的靈敏放大器的仿真時(shí)序示意圖。
[0040]元件標(biāo)號(hào)說明
[0041]I 鎖存型靈敏放大器
[0042]11 鎖存型靈敏放大電路
[0043]12 偏置電路
[0044]2靈敏放大器
[0045]21獲取電路
[0046]22隔離電路
[0047]23輔助電路
[0048]24鎖存電路
[0049]25偏置電路
【具體實(shí)施方式】
[0050]以下通