專利名稱：雙層隔離混合晶向應(yīng)變納米線mosfet的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體場效應(yīng)晶體管技術(shù)領(lǐng)域，尤其涉及一種雙層隔離混合晶向應(yīng)變納米線MOSFET。
背景技術(shù)：
通過縮小晶體管的尺寸來提高芯片的工作速度 和集成度、減小芯片功耗密度一直是微電子工業(yè)發(fā)展所追求的目標。在過去的四十年里，微電子工業(yè)發(fā)展一直遵循著摩爾定律。當前，場效應(yīng)晶體管的物理柵長已接近20nm，柵介質(zhì)也僅有幾個氧原子層厚，通過縮小傳統(tǒng)場效應(yīng)晶體管的尺寸來提高性能已面臨一些困難，這主要是因為小尺寸下短溝道效應(yīng)和棚極漏電流使晶體管的開關(guān)性能變壞。納米線場效應(yīng)晶體管(NWFET，Nanowire MOSFET)有望解決這一問題。一方面，小的溝道厚度和寬度使NWFET的柵極更接近于溝道的各個部分，有助于晶體管柵極調(diào)制能力的增強，而且它們大多采用圍柵結(jié)構(gòu)，柵極從多個方向?qū)系肋M行調(diào)制，能夠進一步增強調(diào)制能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應(yīng)，使晶體管尺寸得以進一步縮小。另一方面，NWFET利用自身的細溝道和圍柵結(jié)構(gòu)改善柵極調(diào)制力和抑制短溝道效應(yīng)，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫侖散射。對于一維納米線溝道，由于量子限制效應(yīng)，溝道內(nèi)載流子遠離表面分布，故載流子輸運受表面散射和溝道橫向電場影響小，可以獲得較高的遷移率。基于以上優(yōu)勢，NWFET越來越受到科研人員的關(guān)注。由于Si材料和工藝在半導體工業(yè)中占有主流地位，與其他材料相比，硅納米線場效應(yīng)晶體管(SiNWFET)的制作更容易與當前工藝兼容。NWFET的關(guān)鍵工藝是納米線的制作，可分為自上而下和自下而上兩種工藝路線。對于Si納米線的制作，前者主要利用光刻(光學光刻或電子束光刻)和刻蝕(ICP、RIE亥|J蝕或濕法腐蝕)工藝，后者主要基于金屬催化的氣-液-固(VLS)生長機制，生長過程中以催化劑顆粒作為成核點。目前，自下而上的工藝路線制備的硅納米線由于其隨機性而不太適合SiNWFET的制備，因此目前的硅納米線場效應(yīng)晶體管中的SiNW主要是通過自上而下的工藝路線制備。同時，現(xiàn)有的納米線場效應(yīng)晶體管也有其自身的缺陷。美國專利US20112011/0254058 AI、US20 1120 11/0254099 Al、US20112011/0254101 AUUS20110254013 Al等公開了混合CMOS場效應(yīng)晶體管的結(jié)構(gòu)示意圖。但這些專利的NMOS和PMOS共用同一柵極層，只能實現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無法實現(xiàn)NMOS和PMOS分離結(jié)構(gòu)，而實際CMOS電路中具有大量NMOS和PMOS分離結(jié)構(gòu)；無法針對NMOS和PMOS分別進行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；在工藝上很難實現(xiàn)針對NMOS和PMOS分別進行源漏離子注入。針對上述情況，有關(guān)技術(shù)人員提出了一種上下雙層結(jié)構(gòu)的納米線場效應(yīng)晶體管，但不能完全的解決上述問題。低溫鍵合技術(shù)基本流程包括硅片常規(guī)清洗、化學或等離子體活化處理、親水處理、室溫貼合和低溫退火((500C)。最核心的問題是降低退火溫度后鍵合強度能否得到保證。硅片表面總存在氧化層，有些處于表面的二氧化硅分子中硅氧共價鍵會斷裂，使硅原子形成懸掛鍵。懸掛的硅原子顯正電性，可看作硅表面一層電荷層。經(jīng)過親水處理時，硅表面吸附OH-團形成硅醇鍵。兩片形成硅醇鍵的硅片靠近時，硅醇鍵、水分子與硅醇鍵之間會形成氫鍵相互吸引。這就是鍵合的貼合時期。硅片界面存在的是(Si-OH)和水分子。在溫度升高時，娃醇鍵向娃氧鍵轉(zhuǎn)化。此反應(yīng)為可逆反應(yīng)，溫度越高，反應(yīng)方向越向右邊進行。這就是為什么高溫退火可以增強鍵合強度。低溫退火就是要求在較低的溫度下，反應(yīng)能較充分地向右邊進行。這就有以下兩個要求(1)硅片表面要盡量多形成硅醇鍵，使硅片在貼合時結(jié)合緊密并有足夠的反應(yīng)物；(2)低溫退火時間要長，以利于水分子逃逸和擴散，使反應(yīng)不斷向正方向進行。對于以上的第二點，延長退火時間即可。而第一點，要求硅片在親水處理前有盡量多的懸掛鍵，以便吸附大量的(OH)團。以氧等離子體激活方法為例，它可以在氧化層表面有如下反應(yīng)
Sk_O +O+~^(Slr)+ +Oj，
從而達到形成大量的硅懸掛鍵的目的，這是低溫退火能增強鍵合界面強度的主要原因。

發(fā)明內(nèi)容
鑒于上述的現(xiàn)有技術(shù)中的問題，本發(fā)明所要解決的技術(shù)問題是現(xiàn)有的技術(shù)缺乏安全有效的雙層隔離混合晶向應(yīng)變納米線MOSFET。本發(fā)明提供的雙層隔離混合晶向應(yīng)變納米線M0SFET，包括依次形成在半導體襯底上的第一 MOSFET、隔離介質(zhì)層和第二 M0SFET，所述第一 MOSFET包括第一源極區(qū)、第一漏極區(qū)、分別設(shè)置在第一源極區(qū)和第一漏極區(qū)下并與第一源極區(qū)和第一漏極區(qū)連接的第一源極襯墊和第一漏極襯墊、第一柵極區(qū)、橫向貫穿于所述第一柵極區(qū)并設(shè)置在所述第一源極區(qū)與所述第一漏極區(qū)之間的第一半導體納米線和環(huán)包設(shè)置在所述第一半導體納米線外側(cè)并介于第一半導體納米線與第一柵極區(qū)之間的第一柵氧化層，所述第二 MOSFET包括第二源極區(qū)、第二漏極區(qū)、分別設(shè)置在第二源極區(qū)和第二漏極區(qū)下并與第二源極區(qū)和第二漏極區(qū)連接的第二源極襯墊和第二漏極襯墊、第二柵極區(qū)、橫向貫穿于所述第二柵極區(qū)并設(shè)置在所述第二源極區(qū)與所述第二漏極區(qū)之間的第二半導體納米線和環(huán)包設(shè)置在所述第二半導體納米線外側(cè)并介于所述第二半導體納米線與所述第二柵極區(qū)之間的第二柵氧化層，所述第一源極襯墊和第一漏極襯墊、第二源極襯墊和第二漏極襯墊為鍺硅層，所述第一源極區(qū)和第一漏極區(qū)生長碳硅層，所述第二源極區(qū)和第二漏極區(qū)生長鍺硅層。在本發(fā)明的一個較佳實施方式中，還包括埋氧層、第一絕緣介質(zhì)層和第二絕緣介質(zhì)層，所述埋氧層設(shè)置在所述第一 MOSFET與所述半導體襯底之間；所述第一絕緣介質(zhì)層設(shè)置在所述第一 MOSFET的第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二絕緣介質(zhì)層 設(shè)置在所述第二 MOSFET的第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之間。在本發(fā)明的另一較佳實施方式中，還包括第三絕緣介質(zhì)層和第四絕緣介質(zhì)層，所述第三絕緣介質(zhì)層設(shè)置在介于所述隔離介質(zhì)層與所述埋氧層之間并位于所述第一 MOSFET一側(cè)且與所述第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)相連；所述第四絕緣介質(zhì)層與所述第三絕緣介質(zhì)層呈面向設(shè)置并與所述第二源極區(qū)、第二漏極區(qū)以及第二柵極區(qū)連接。
在本發(fā)明的另一較佳實施方式中，還包括第一導電層和第二導電層，所述第一導電層設(shè)置在所述隔離介質(zhì)層與所述第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二導電層設(shè)置在第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之異于所述隔離介質(zhì)層一側(cè)。在本發(fā)明的另一較佳實施方式中，所述第一 MOSFET通過第四絕緣介質(zhì)層將電極從第一導電層引出，分別形成第一源極、第一漏極和第一柵極。在本發(fā)明的另一較佳實施方式中，所述第二 MOSFET通過位于第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)上的第二導電層將電極引出，分別形成第二源極、第二漏極和第二柵極。在本發(fā)明的另一較佳實施方式中，所述第一 MOSFET為NM0SFET，并通過以下步驟形成
步驟1，在硅襯底上依次形成埋氧層、鍺硅層、硅層；并在硅層中定義出硅納米線場效應(yīng)晶體管區(qū)域；
步驟2，刻蝕去除所述晶體管區(qū)域的硅納米線區(qū)域下的鍺硅層，在鍺硅層中形成空洞
層；
步驟3,娃納米線區(qū)域中制備娃納米線；
步驟4，沉積第一絕緣介質(zhì)層并在所述晶體管區(qū)域的柵極區(qū)域刻蝕沉積制備第一柵極
區(qū)；
步驟5，刻蝕所述晶體管區(qū)域的第一源極區(qū)域和第一漏極區(qū)域直至露出鍺硅層，并選擇性外延生長碳娃層；
步驟6，進行自對準金屬半導體合金工藝。在本發(fā)明的另一較佳實施方式中，所述第二 MOSFET采用上層硅層與第一 MOSFET通過低溫鍵合工藝形成。在本發(fā)明的另一較佳實施方式中，所述第二 MOSFET為PM0SFET，并通過在定義出的硅納米線場效應(yīng)晶體管區(qū)域的源漏極區(qū)域選擇性外延生長鍺硅層形成。在本發(fā)明的另一較佳實施方式中，所述第一半導體納米線與所述第二半導體納米線在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。在本發(fā)明的另一較佳實施方式中，所述隔離介質(zhì)層為二氧化硅層或者具有微孔結(jié)構(gòu)的含碳低K 二氧化硅層。本發(fā)明的由于采用濕法刻蝕SiGe層，可以很好地控制硅納米線區(qū)域下方的空洞層制作工藝。本發(fā)明增大了 CMOS的電流驅(qū)動能力，并由于在NMOSFET中采用使硅納米線溝道區(qū)具有張應(yīng)力的碳硅層作為源漏區(qū)，增大NMOSFET載流子電子的遷移率；由于在PM0SFET中采用使硅納米線溝道區(qū)具有壓應(yīng)力的鍺硅層作為源漏區(qū)，增大了 PM0SFET載流子空穴的遷移率，從而增大了 CMOS的電流驅(qū)動能力。本發(fā)明由于NMOSFET和PM0SFET分屬由隔離介質(zhì)層隔離的兩層MOSFET層，可以完全獨立進行工藝調(diào)試。


圖I (a)為本發(fā)明雙層隔離混合晶向半導體納米線MOSFET的俯視結(jié)構(gòu)示意圖； 圖I (b)所示為圖I (a)沿X-X，方向的剖視結(jié)構(gòu)示意圖；圖I (C)所示為圖I (a)沿Y-Y’方向的剖視結(jié)構(gòu)示意 圖2為本發(fā)明雙層半導體納米線MOSFET的立體結(jié)構(gòu)示意 圖3為本發(fā)明雙層半導體納米線MOSFET經(jīng)過后續(xù)半導體制備工藝所形成的完整場效應(yīng)晶體管的立體結(jié)構(gòu)示意 圖4是本發(fā)明的實施例的形成頂層硅的結(jié)構(gòu)示意 圖5是本發(fā)明的實施例的形成空洞層的結(jié)構(gòu)示意 圖6是本發(fā)明的實施例的形成柵極區(qū)的結(jié)構(gòu)示意 圖7是本發(fā)明的實施例的形成源漏極區(qū)的結(jié)構(gòu)示意圖。
具體實施例方式以下將結(jié)合附圖對本發(fā)明做具體闡釋。請參閱圖I (a)、圖I (b)、圖I (C)，及結(jié)合圖2，圖I (a)所示為本發(fā)明雙層隔離半導體納米線MOSFET的俯視結(jié)構(gòu)示意圖。圖I (b)所示為圖I (a)沿X-X’方向的剖視結(jié)構(gòu)示意圖。圖I (c)所示為圖I (a)沿Y-Y’方向的剖視結(jié)構(gòu)示意圖。所述雙層隔離混合晶向半導體納米線MOSFET I包括半導體襯底10，第一 MOSFET 11，第二 MOSFET 12，設(shè)置在所述第一 MOSFET 11與所述第二 M0SFET12之間的隔離介質(zhì)層13，設(shè)置在所述第一 MOSFET11與所述半導體襯底10之間的埋氧層14，設(shè)置在所述第一 MOSFET 11的第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一絕緣介質(zhì)層113，以及分別設(shè)置在第一源極區(qū)110和第一漏極區(qū)111下并與第一源極區(qū)和第一漏極區(qū)連接的第一源極襯墊1101和第一漏極襯墊1111，設(shè)置在所述第二 MOSFET 12的第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的第二絕緣介質(zhì)層123，以及分別設(shè)置在第二源極區(qū)120和第二漏極區(qū)121下并與第二源極區(qū)和第二漏極區(qū)連接的第二源極襯墊1201和第二漏極襯墊1211，設(shè)置在介于所述隔離介質(zhì)層13與所述埋氧層14之間并位于所述第一 MOSFET 11 一側(cè)且與所述第一源極區(qū)110、第一漏極區(qū)111以及第一柵極區(qū)112相連的第三絕緣介質(zhì)層114，與所述第三絕緣介質(zhì)層114呈面向設(shè)置并與所述第二源極區(qū)120、第二漏極區(qū)121以及第二柵極區(qū)122連接的第四絕緣介質(zhì)層124，以及分別設(shè)置在所述隔離介質(zhì)層13與所述第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一導電層115和分別設(shè)置在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之異于所述隔離介質(zhì)層13 —側(cè)的第二導電層125。請參閱圖2，并結(jié)合參閱圖I (a)、圖I (b)和圖I (C)，圖2所示為本發(fā)明雙層隔離混合晶向半導體納米線MOSFET I的立體結(jié)構(gòu)示意圖。所述第一 MOSFET 11進一步包括橫向貫穿于所述第一柵極區(qū)112并設(shè)置在所述第一源極區(qū)110與所述第一漏極區(qū)111之間的第一半導體納米線116，以及環(huán)包設(shè)置在所述第一半導體納米線116外側(cè)并介于所述第一半導體納米線116與所述第一柵極區(qū)112之間的第一柵氧化層117。請繼續(xù)參閱圖2，并結(jié)合參閱圖I (a)、l (b)、圖I (C)，本發(fā)明雙層隔離混合晶向半導體納米線MOSFET I的第二 MOSFET 12進一步包括橫向貫穿于所述第二柵極區(qū)122并設(shè)置在所述第二源極區(qū)120與所述第二漏極區(qū)121之間的第二半導體納米線126，以及環(huán)包設(shè)置在所述第二半導體納米線126外側(cè)并介于所述第二半導體納米線126與所述第二柵極區(qū)122之間的第二柵氧化層127。所述第一半導體納米線116與所述第二半導體納米線126在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。
其中，第一源極襯墊和第一漏極襯墊、第二源極襯墊和第二漏極襯墊為鍺硅層，第一源極區(qū)和第一漏極區(qū)生長碳硅層，第二源極區(qū)和第二漏極區(qū)生長鍺硅層。本發(fā)明的由于采用濕法刻蝕SiGe層，可以很好地控制硅納米線區(qū)域下方的空洞層制作工藝；在下層NMOSFET的溝道中沿源漏方向弓I入張應(yīng)力，從而增大NMOSFET載流子電子的遷移率。在上層PM0SFET的溝道中沿源漏方向引入壓應(yīng)力，從而增大PM0SFET載流子空穴的遷移率。通過應(yīng)力機制的引入，有效增大CMOS的電流驅(qū)動能力；上下兩層半導體納米線MOSFET是由絕緣介質(zhì)層隔離開的，可以完全獨立進行工藝調(diào)試。在本發(fā)明的實施例中可以采用下層NMOSFET和上層PM0SFET模式，以有效減小PM0SFET的接觸孔電阻以提高PM0SFET性能；采用以(100)表面晶向的硅納米線作為NMOSFET的溝道材料，并且NMOSFET的溝道方向為〈110〉，以(110)表面晶向的硅納米線作為PM0SFET的溝道材料，并且PM0SFET的溝道方向為〈110〉，這種混合晶向方法可以有效增大NMOSFET和PM0SFET電流驅(qū)動能力。請繼續(xù)參閱圖2，所述第一源極區(qū)110、第一漏極區(qū)111的垂直于所述第一半導體納米線116的寬度大于第一半導體納米線116的直徑，所述第二源極區(qū)120、第二漏極區(qū)121的垂直于第二半導體納米線126的寬度大于第二半導體納米線126的直徑，所以本發(fā)明雙層隔離半導體納米線MOSFET I俯視時呈中間細兩端寬大的鰭形。在第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間設(shè)置第一絕緣介質(zhì)層113以避免第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的相互干擾。在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間設(shè)置第二絕緣介質(zhì)層123以避免第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的相互干擾。在第一半導體納米線MOSFET11與半導體襯底10之間設(shè)置埋氧層14，將所述第一半導體納米線MOSFET 11與所述半導體襯底10隔離，有效的減少漏電流，從而提高器件性能。請參閱圖2，并結(jié)合參閱圖3，圖3所示為經(jīng)過后續(xù)半導體制備工藝所形成的完整場效應(yīng)晶體管的立體結(jié)構(gòu)示意圖。所述第一半導體納米線MOSFET 11可以通過第四絕緣介質(zhì)層124將電極從第一導電層115引出，以分別形成第一源極118a、第一漏極118b和第一柵極119。所述第二半導體納米線MOSFET 12可以通過位于第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122上的第二導電層125將電極引出，以分別形成第二源極128a、第二漏極128b和第二柵極129。請參閱圖4、圖5、圖6、圖7，本發(fā)明的第一 MOSFET可以通過以下 步驟形成
步驟1，如圖4所示，在硅襯底10上依次形成埋氧層14、表面晶向100的鍺硅層15、表面晶向100的硅層16 ;并在硅層16中定義出硅納米線場效應(yīng)晶體管區(qū)域；
在本發(fā)明的實施例中，可通過先在SOI硅片上形成頂層硅為(100)表面晶向的硅層。優(yōu)選地，埋氧層厚度為l(Tl000nm，頂層硅層厚度為l(T500nm ;后在頂層硅表面外延一層(100)表面晶向的SiGe或者Ge層。優(yōu)選地，外延生長的SiGe或者Ge層厚度為l(T500nm ;再利用鍺氧化濃縮法，在Wafer表面進行氧化處理，這時，Ge會向下濃縮到下面的Si層，使得Si層變?yōu)镾iGe層，而上面為SiO2層；濕法去除表面的SiO2層，這樣就使頂層硅層轉(zhuǎn)化為頂層(100)鍺硅層，優(yōu)選地，轉(zhuǎn)化所得的頂層(100)鍺硅層厚度為l(T500nm ;最后在頂層(100)鍺硅層上再外延生長(100)硅層，優(yōu)選地，外延生長的(100)硅層厚度為10 500nm,在外延生長的(100)硅層中通過離子注入或者進行原位摻雜，作為后續(xù)NWFET的溝道摻雜離子。在制備反型模式NMOSFET時，則溝道雜質(zhì)離子為受主雜質(zhì)，制備積累模式NMOSFET時，則溝道雜質(zhì)離子為施主雜質(zhì)。步驟2，如圖5中所示，利用選擇性刻蝕技術(shù)(例如采用60(T80(TC的H2和HCl混合氣體，利用次常壓化學氣相刻蝕法進行選擇性刻蝕，其中HCl的分壓大于300Torr)去除所述晶體管區(qū)域的硅納米線區(qū)域下的鍺硅層15，在鍺硅層中形成空洞層；所留下區(qū)域即為第一源極襯墊1101和第一漏極襯墊1111。步驟3，在硅納米線區(qū)域中制備硅納米線；其中可以通過熱氧化工藝+濕法去除硅層表面的氧化層，制備出硅納米線。步驟4，如圖6中所示，沉積第一絕緣介質(zhì)層113并在所述晶體管區(qū)域的柵極區(qū)域刻蝕沉積制備第一柵極區(qū)112。其中，沉積第一絕緣介質(zhì)層(如SiO2層)使得硅層16下方的空洞層 填充滿，通過化學機械研磨(CMP)將第一絕緣介質(zhì)層磨平，使得NWFET的源漏襯墊上方的介質(zhì)層厚度為2(T200nm ;再刻蝕掉柵極區(qū)域的絕緣介質(zhì)，露出SiNW，并且一直刻蝕到埋氧層為止；隨后進行柵氧工藝，可以通過熱氧化或者沉積工藝制備Si02或者SiON或者Si3N4或者通過沉積工藝制備的高K材料或者其組合的第一柵氧層，其中，高K材料可以為Hf02，Zr02, La203,A1203, Ti02, SrTi03, LaA103, Y203, HfOxNy, ZrOxNy, La20xNy, A120xNy, TiOxNy,SrTiOxNy, LaAlOxNy, Y20xNy的一種或組合；最后沉積柵極材料,可以為多晶娃、無定形硅、金屬或者其組合；CMP去除多余的柵極材料。由于本工藝制備方法使得源漏區(qū)和柵極之間已經(jīng)有絕緣介質(zhì)隔離，并且最終源漏區(qū)和柵極區(qū)頂部是同一平面，因此不需要柵極側(cè)墻工藝，簡化了工藝流程。步驟5，如圖7中所示，采用光阻掩膜或者硬掩膜光刻并刻蝕所述晶體管區(qū)域的第一源極區(qū)域和第一漏極區(qū)域直至露出鍺硅層，所保留的鍺硅層可以作為后續(xù)外延SiC的籽晶層。在刻蝕出的源漏極區(qū)域選擇性外延生長(SEG, Selective Epitaxial Growth )SiC層，其中C的化學摩爾比為0. 01°/Γ10%，優(yōu)選地，為0. 1°/Γ5%。同時，進行源漏原位摻雜，優(yōu)選地，摻雜P、As離子。(如果柵極材料采用多晶硅或者無定形硅，則在本步驟中必須采用硬掩膜并保留掩膜以避免在柵極區(qū)域發(fā)生外延生長，如果柵極材料采用金屬，則本步驟前可以去除掩膜)。步驟6，進行自對準金屬半導體合金工藝。如此，下層(100)表面晶向應(yīng)變硅納米線NMOSFET制備完成，由于源漏區(qū)域采用e-SiC，它們對溝道區(qū)域沿溝道方向具有張應(yīng)力作用，可以有效增大電子遷移率，進而增大NMOSFET電流驅(qū)動能力。隨后，可以通過采用上層硅層與第一 MOSFET通過低溫鍵合工藝制備的上層(110)硅層，制備上層應(yīng)變硅納米線PM0SFET。工藝流程與下層NMOSFET制備基本相同，這里不贅述。其中，在刻蝕出的源漏襯墊區(qū)域選擇性外延生長(SEG, Selective Epitaxial Growth)SiGe，其中Ge的化學摩爾比為1°/Γ 00%，優(yōu)選地，為10°/Γ50%。同時，進行源漏原位摻雜，優(yōu)選地，摻雜B、BF、BF2離子。需注意的是，對于源漏雜質(zhì)熱處理，由于對下層器件溫控的要求，優(yōu)選地，采用激光回火(Laser Anneal)方法,可以實現(xiàn)上層器件局部Anneal,而不會影響到下層器件的性倉泛。在對上層(110)表面晶向應(yīng)變硅納米線PM0SFET的制備中，由于源漏區(qū)域采用e-Ge，它們對溝道區(qū)域沿溝道方向具有壓應(yīng)力作用，可以有效增大空穴遷移率，進而增大PM0SFET電流驅(qū)動能力。以上對本發(fā)明的具體實施例進行了詳細描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實施例。對于本領(lǐng)域技術(shù)人員而言，任何對本發(fā)明進行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所 作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種雙層隔離混合晶向應(yīng)變納米線MOSFET，包括依次形成在半導體襯底上的第一MOSFET、隔離介質(zhì)層和第二 M0SFET，所述第一 MOSFET包括第一源極區(qū)、第一漏極區(qū)、分別設(shè)置在第一源極區(qū)和第一漏極區(qū)下并與第一源極區(qū)和第一漏極區(qū)連接的第一源極襯墊和第一漏極襯墊、第一柵極區(qū)、橫向貫穿于所述第一柵極區(qū)并設(shè)置在所述第一源極區(qū)與所述第一漏極區(qū)之間的第一半導體納米線和環(huán)包設(shè)置在所述第一半導體納米線外側(cè)并介于第一半導體納米線與第一柵極區(qū)之間的第一柵氧化層，所述第二 MOSFET包括第二源極區(qū)、第二漏極區(qū)、分別設(shè)置在第二源極區(qū)和第二漏極區(qū)下并與第二源極區(qū)和第二漏極區(qū)連接的第二源極襯墊和第二漏極襯墊、第二柵極區(qū)、橫向貫穿于所述第二柵極區(qū)并設(shè)置在所述第二源極區(qū)與所述第二漏極區(qū)之間的第二半導體納米線和環(huán)包設(shè)置在所述第二半導體納米線外側(cè)并介于所述第二半導體納米線與所述第二柵極區(qū)之間的第二柵氧化層，其特征在于，所述第一源極襯墊和第一漏極襯墊、第二源極襯墊和第二漏極襯墊為鍺硅層，所述第一源極區(qū)和第一漏極區(qū)生長碳硅層，所述第二源極區(qū)和第二漏極區(qū)生長鍺硅層。
2.如權(quán)利要求I所述的納米線M0SFET，其特征在于，還包括埋氧層、第一絕緣介質(zhì)層和第二絕緣介質(zhì)層，所述埋氧層設(shè)置在所述第一 MOSFET與所述半導體襯底之間；所述第一絕緣介質(zhì)層設(shè)置在所述第一 MOSFET的第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二絕緣介質(zhì)層設(shè)置在所述第二 MOSFET的第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之間。
3.如權(quán)利要求2所述的納米線M0SFET，其特征在于，還包括第三絕緣介質(zhì)層和第四絕緣介質(zhì)層，所述第三絕緣介質(zhì)層設(shè)置在介于所述隔離介質(zhì)層與所述埋氧層之間并位于所述第一 MOSFET —側(cè)且與所述第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)相連；所述第四絕緣介質(zhì)層與所述第三絕緣介質(zhì)層呈面向設(shè)置并與所述第二源極區(qū)、第二漏極區(qū)以及第二柵極區(qū)連接。
4.如權(quán)利要求3所述的納米線M0SFET，其特征在于，還包括第一導電層和第二導電層，所述第一導電層設(shè)置在所述隔離介質(zhì)層與所述第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二導電層設(shè)置在第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之異于所述隔離介質(zhì)層一側(cè)。
5.如權(quán)利要求4所述的納米線M0SFET，其特征在于，所述第一MOSFET通過第四絕緣介質(zhì)層將電極從第一導電層引出，分別形成第一源極、第一漏極和第一柵極。
6.如權(quán)利要求4所述的納米線M0SFET，其特征在于，所述第二MOSFET通過位于第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)上的第二導電層將電極引出，分別形成第二源極、第二漏極和第二柵極。
7.如權(quán)利要求4所述的納米線M0SFET，其特征在于，所述第一MOSFET為NM0SFET，并通過以下步驟形成 步驟1，在硅襯底上依次形成埋氧層、鍺硅層、硅層；并在硅層中定義出硅納米線場效應(yīng)晶體管區(qū)域； 步驟2，刻蝕去除所述晶體管區(qū)域的硅納米線區(qū)域下的鍺硅層，在鍺硅層中形成空洞層； 步驟3,娃納米線區(qū)域中制備娃納米線； 步驟4，沉積第一絕緣介質(zhì)層并在所述晶體管區(qū)域的柵極區(qū)域刻蝕沉積制備第一柵極區(qū)； 步驟5，刻蝕所述晶體管區(qū)域的第一源極區(qū)域和第一漏極區(qū)域直至露出鍺硅層，并選擇性外延生長碳娃層； 步驟6，進行自對準金屬半導體合金工藝。
8.如權(quán)利要求7所述的納米線MOSFET，其特征在于，所述第二MOSFET采用上層硅層與第一 MOSFET通過低溫鍵合工藝形成。
9.如權(quán)利要求7所述的納米線M0SFET，其特征在于，所述第二MOSFET為PM0SFET，并通過在定義出的硅納米線場效應(yīng)晶體管區(qū)域的源漏極區(qū)域選擇性外延生長鍺硅層形成。
10.如權(quán)利要求I所述的納米線M0SFET，其特征在于，所述第一半導體納米線與所述第二半導體納米線在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。
11.如權(quán)利要求I所述的納米線M0SFET，其特征在于，所述隔離介質(zhì)層為二氧化硅層或者具有微孔結(jié)構(gòu)的含碳低K 二氧化硅層。
全文摘要
本發(fā)明提供的雙層隔離混合晶向應(yīng)變納米線MOSFET，包括依次形成在半導體襯底上的第一MOSFET、隔離介質(zhì)層和第二MOSFET，所述第一MOSFET和第二MOSFET的第一源極襯墊和第一漏極襯墊、第二源極襯墊和第二漏極襯墊為鍺硅層，所述第一源極區(qū)和第一漏極區(qū)生長碳硅層，所述第二源極區(qū)和第二漏極區(qū)生長鍺硅層。本發(fā)明的由于采用濕法刻蝕SiGe層，可以很好地控制硅納米線區(qū)域下方的空洞層制作工藝。本發(fā)明增大NMOSFET載流子電子的遷移率和PMOSFET載流子空穴的遷移率，增大了CMOS的電流驅(qū)動能力；第一MOSFET和第二MOSFET可以完全獨立進行工藝調(diào)試。
文檔編號H01L29/775GK102683356SQ20121013596
公開日2012年9月19日 申請日期2012年5月4日 優(yōu)先權(quán)日2012年5月4日
發(fā)明者黃曉櫓 申請人:上海華力微電子有限公司