專利名稱：具有雙金屬柵極的互補金屬氧化物半導(dǎo)體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種具有雙金屬柵極(dual metal gate)的互補金屬氧化物半 導(dǎo)體(complementary metal-oxide semiconductor,以下簡稱、為CMOS)元4牛的制 作方法，尤指一種實施后柵極(gate last)工藝的具有雙金屬柵極CMOS元件
的制作方法。
背景技術(shù)：
隨著CMOS元件尺寸持續(xù)微縮，傳統(tǒng)方法中利用降低柵極介電層，例 如降低二氧化硅層厚度，以達到最佳化目的的方法，面臨到因電子的穿遂效 應(yīng)(tunneling effect)而導(dǎo)致漏電流過大的物理限制。為了有效延展邏輯元件的 世代演進，高介電常數(shù)(以下簡稱為High-K)材料因具有可有效降低物理極限 厚度，并且在相同的等效氧化物厚度(equivalent oxide thickness,以下筒稱為 EOT)下，有效降低漏電流并達成等效電容以控制溝道開關(guān)等優(yōu)點，而被用以 取代傳統(tǒng)二氧化硅層或氮氧化硅層作為柵極介電層。
而傳統(tǒng)的多晶硅柵極則因硼穿透(boron penetmtion)效應(yīng)，導(dǎo)致元件效能 降低等問題；且多晶硅柵極更遭遇難以避免的空乏效應(yīng)(depletion effect),使 得等效的柵極介電層厚度增加、柵極電容值下降，進而導(dǎo)致元件驅(qū)動能力的 衰退等困境。故目前便有新的柵極材料被研制生產(chǎn)，其利用雙功能函數(shù) (double work function)金屬來取代傳統(tǒng)的多晶硅柵極，用以作為匹配High-K 柵極介電層的控制電極。
雙功能函數(shù)金屬柵極或與NMOS元件搭配，或與PMOS元件4荅配，因 此使得相關(guān)元件的集成技術(shù)以及工藝控制更形復(fù)雜，且各材料的厚度與成分 控制要求亦更形嚴(yán)苛。舉例來說，在傳統(tǒng)雙功能函數(shù)金屬柵極的前柵極(gate first)工藝中，會在形成金屬柵極后經(jīng)過源極/漏極超淺結(jié)活化回火以及形成金 屬硅化物等工藝，而在如此嚴(yán)苛的熱預(yù)算環(huán)境下，常會發(fā)現(xiàn)元件的寬帶電壓 (flat band voltage,以下簡稱為V化)并未隨著高介電常數(shù)介電層的EOT降低而 呈線性的上升或下降。請參閱圖1,圖1為一 PMOS元件的High-K柵極介電層EOT與Vft的關(guān)系圖。如圖l所示，元件的Vft與EOT并未呈現(xiàn)預(yù)期的 線性關(guān)系，反而在EOT減小時突然發(fā)生降低，而此Vfb下降(roll-off)的情形 在PMOS元件上尤其顯著。
因此，如何能在不再增加工藝復(fù)雜度的前提下，有效的解決上述元件 Vft下降的問題，為一值得探討的問題。
發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種可有效解決元件V化下降問題的具 有雙金屬柵極的互 一 卜金屬氧化物半導(dǎo)體元件的制作方法。
根據(jù)本發(fā)明所提供的權(quán)利要求，提供一種具有雙金屬柵極的互補金屬氧 化物半導(dǎo)體(CMOS)元件的制作方法。該方法包含有提供一基底，該基底表 面定義有第一有源區(qū)域、第二有源區(qū)域、以及一用以電性隔離該第一有源區(qū) 域與該第二有源區(qū)域的淺溝隔離(shallow trench isolation, STI)。接下來在該 第一有源區(qū)域與該第二有源區(qū)域內(nèi)分別形成第一導(dǎo)電型晶體管與第二導(dǎo)電 型晶體管，并進行一自對準(zhǔn)金屬硅化物(salicide)工藝。隨后在該基底上形成 一內(nèi)層介電層(inter-level dielectric layer, ILD)，且該內(nèi)層介電層暴露出該第 一導(dǎo)電型晶體管與該第二導(dǎo)電型晶體管的頂部。之后，進行第一蝕刻工藝， 用以移除該第 一導(dǎo)電型晶體管部分的第 一柵極，而在該第 一有源區(qū)域內(nèi)形成 一開口 (opening),且該第一導(dǎo)電型晶體管的一高介電常數(shù)柵極介電層暴露于 該開口的底部。最后在該開口內(nèi)至少形成第一金屬層。
根據(jù)本發(fā)明的權(quán)利要求，另提供一種具有雙金屬柵極的互補金屬氧化物 半導(dǎo)體元件的制作方法。該方法包含有提供一基底，該基底表面定義有第一 有源區(qū)域、第二有源區(qū)域、以及一用以電性隔離該第一有源區(qū)域與該第二有 源區(qū)域的淺溝隔離(STI)。接下來在該第 一有源區(qū)域與該第二有源區(qū)域內(nèi)分別 形成第一導(dǎo)電型晶體管與第二導(dǎo)電型晶體管，并進行一自對準(zhǔn)金屬硅化物工 藝。隨后在該基底上形成一內(nèi)層介電層(ILD)，且該內(nèi)層介電層暴露出該第 一導(dǎo)電型晶體管與該第二導(dǎo)電型晶體管的頂部。之后，進行第一蝕刻工藝， 以移除該第一導(dǎo)電型晶體管部分的第一柵極，而在該第一有源區(qū)域內(nèi)形成第 一開口 ，且該第 一導(dǎo)電型晶體管的 一 高介電常數(shù)柵極介電層暴露于該開口的 底部。待該第一開口形成后，在該第一開口內(nèi)至少形成第一金屬層。接下來， 進行第二蝕刻工藝，以移除該第二導(dǎo)電型晶體管部分的第二柵極，而在該第二有源區(qū)域內(nèi)形成第二開口 ，且該第二導(dǎo)電型晶體管的一高介電常數(shù)柵極介電層暴露于該第二開口的底部。而待第二開口形成后，在該第二開口內(nèi)至少形成第二金屬層。
根據(jù)本發(fā)明所提供的具有雙金屬柵極的互補金屬氧化物半導(dǎo)體元件的制作方法，至少一種導(dǎo)電型晶體管實施后柵極工藝所得，因此可用以制作須避開高熱預(yù)算的導(dǎo)電型晶體管，以改善Vft下降問題并增加?xùn)艠O金屬材料的選擇性。另外，在本發(fā)明所提供的方法中，由于高介電常數(shù)柵極介電層并未隨著柵極一并移除，而保留于開口中，因此在后續(xù)填入金屬層完成柵極的制作時，對于此一極薄的薄膜，不須再監(jiān)控高介電常數(shù)柵極介電層的厚度控制與均勻度控制，同時由于高介電常數(shù)柵極介電層并未隨著柵極一并移除，因此亦可避免高介電常數(shù)柵極介電層與硅基底間良好的界面受到影響，進而影
響到溝道區(qū)的載流子遷移率(carrier mobility)。
圖1為一PMOS元件的高介電常數(shù)介電層EOT與Vfb的關(guān)系圖。圖2至圖8為本發(fā)明所提供的第一優(yōu)選實施例的示意圖。圖9至圖15為本發(fā)明所提供的第二優(yōu)選實施例的示意圖。圖16至圖21為本發(fā)明所提供的第三優(yōu)選實施例的示意圖。圖22至圖26為本發(fā)明所提供的第四優(yōu)選實施例的示意圖。
附圖標(biāo)記說明
100、 200、300、400基底
102、 202、302、402淺溝隔離
104、 204、304、404高介電常數(shù)柵極介電層
105、 205、305、405保護層
106、 206、306碳化鉭層
108、 208、308、408多晶硅層
110、 210、310、410第一有源區(qū)域
112、 212、312、412第二有源區(qū)域
120、 220、320、420第 一柵極
122、 222、322、422第二柵極
7130、330、430第一輕摻雜漏極
132、332、432第二輕摻雜漏極
134、334、434間隙壁
140、240、340、440第一源極/漏極
142、242、342、442第二源極/漏極
150、250、350、450第一導(dǎo)電型晶體管
152、252、352、452第二導(dǎo)電型晶體管
154、254、354、454金屬硅化物層
160、260、360、460內(nèi)層介電層
162、262、362、382、 462、 464開口
170、172、270、272、 370、 372、 470、
472、474、476、
280
282、386接觸孔蝕刻停止層
380氮化硅層
具體實施例方式
請參閱圖2至圖8,圖2至圖8為本發(fā)明所提供的具有雙金屬柵極的CMOS元件的制作方法的第一優(yōu)選實施例的示意圖。如圖2所示，首先提供一基底100，如硅基底、含硅基底、或硅覆絕緣(silicon-on-insulator,以下簡稱為SOI)基底等，基底100表面定義有第一有源區(qū)域110與第二有源區(qū)域112,且基底100內(nèi)形成有用以電性隔離第一有源區(qū)域110與第二有源區(qū)域112的淺溝隔離(shallow trench isolation,以下簡稱為STI) 102。接下來在基底100上依序形成一高介電常數(shù)(以下筒稱為High-K)柵極介電層104、 一碳化鉭(TaC)層106、與一多晶硅層108。此外，在本第一實施例中，High-K柵極介電層104與碳化鉭(TaC)層106之間還可形成一保護層(圖未示)，以保護柵極介電層104在后續(xù)工藝中受損。
請參閱圖3。進行一光刻暨蝕刻工藝，蝕刻多晶硅層108、碳化鉭層106、與High-K柵極介電層104，而在第一有源區(qū)域110與第二有源區(qū)域112內(nèi)分別形成第一柵極120與第二柵極122。請繼續(xù)參閱圖3，接下來利用不同導(dǎo)電型的離子注入工藝在第一柵極120與第二柵極122兩側(cè)的基底100內(nèi)分別形成第一輕摻雜漏極(light doped drain,以下簡稱為LDD) 130與第二LDD132。另夕卜，在形成第一LDD 130與第二LDD 132之前還可分別于第一柵極120與第二柵極122的側(cè)壁分別先形成一偏移間隙壁(offset spacer )(圖未示)。隨后在第一柵極120與第二柵極122的側(cè)壁分別形成一間隙壁134。最后再利用不同導(dǎo)電型的離子注入工藝在第一柵極120與第二柵極122兩側(cè)的基底100內(nèi)分別形成第 一源極/漏極140與第二源極/漏極142。而在第 一有源區(qū)域110與第二有源區(qū)域120內(nèi)分別形成第一導(dǎo)電型晶體管150與第二導(dǎo)電型晶體管152。
請參閱圖4。接下來進行一自對準(zhǔn)金屬硅化物(salicide)工藝，而在第一櫥極120、第二柵極122、第一源極/漏極140、與第二源極/漏極142表面分別形成一金屬硅化物層154。隨后如圖5所示，在基底100上形成一內(nèi)層介電層(inter-level dielectric layer,以下簡稱為ILD層)160,并通過一化學(xué)機械拋光(chemical mechanical polishing,以下簡稱為CMP)等的平坦化工藝研磨ILD層160，使ILD層160暴露出第一導(dǎo)電型晶體管150與第二導(dǎo)電型晶體管152頂部的金屬硅化物層154?；虼鼵MP平坦化ILD層160后再通過一回蝕刻(etch back)工藝回蝕刻第一導(dǎo)電型晶體管150上方的ILD層160直至暴露出第一導(dǎo)電型晶體管150頂部的金屬硅化物層154。無論實施哪一種方法，第一導(dǎo)電型晶體管150頂部的金屬硅化物層154可以一部分被去除，也可以完全保 留。
請參閱圖6。接下來移除第一柵極120頂部的金屬硅化物層154，并在移除金屬硅化物層154之后依序進行第一蝕刻工藝與第二蝕刻工藝，用以分別移除第一導(dǎo)電型晶體管150部分的第一柵極120。舉例來說，第一蝕刻工藝移除第一柵極120的多晶硅層108;而第二蝕刻工藝則移除第一柵極120的碳化鉭層106。而在第 一有源區(qū)域150內(nèi)形成一如圖6所示的開口 (opening)162。值得注意的是，在本實施例中，第一導(dǎo)電型晶體管150的High-K柵極介電層104暴露于開口 162的底部。如前所述，柵極介電層104上還可包括有一用以保護柵極介電層104的保護層，故在第二蝕刻工藝后更可實施第三蝕刻步驟移除該保護層，惟該保護層亦可保留而無須去除。此外，保護層的設(shè)置并不局限于本第一優(yōu)選實施例中，而可成為本發(fā)明所披露的各優(yōu)選實施例的一變化型。
請參閱圖7。接下來于開口 162內(nèi)形成一金屬層170。金屬層170包含有氮化鉬鋁(MoAlN)、鴒(W)、氮化鉬(MoN)、碳氮氧化鉭(TaCNO)、氮化鈦 (TiN)、或氮化鴒(WN)等金屬材料。由于上述金屬填洞能力較差，為避免填 補完畢產(chǎn)生縫隙(seam)，第一優(yōu)選實施例還在形成金屬層170之后，利用一 金屬層172作為填補開口 162的主要材料；而金屬層170則可用以調(diào)節(jié)功函 數(shù)。金屬層172包含有鋁(A1)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、 氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、或鈦與氮化鈦(Ti/TiN) 等復(fù)合金屬。另外，為避免High-K柵極介電層104與金屬層170產(chǎn)生反應(yīng) 或擴散效應(yīng)，更可在形成金屬層170之前，先在開口 162內(nèi)形成一阻障層 (barrier layer)(圖未示)，阻障層可包含有高溫過渡金屬、貴重金屬、稀土金 屬等元素及其碳化物、氮化物、硅化物、鋁氮化物或氮硅化物等。 '
請參閱圖8。最后，再通過一CMP工藝移除不必要的金屬層170、 172, 重新完成第一導(dǎo)電型晶體管150的制作。
根據(jù)本發(fā)明所提供的第一優(yōu)選實施例，可通過后柵極工藝部分用來制作 容易受高溫工藝影響而產(chǎn)生的Vft下降問題的PMOS元件，故可提供更廣泛 的材料選擇。另外， 一般在形成High-K柵極介電層104之前，會在High-K 柵極介電層104與基底100之間形成一界面層(interface layer)(圖未示)以增 進溝道區(qū)的電子遷移率，此一界面層為利用化學(xué)鍵結(jié)或加熱至850 °C而形成 的氧化硅層、氮氧化硅層、或氮化硅層等。而此高溫工藝亦先完成于PMOS 元件的金屬柵極制作，因此不會對PMOS元件造成影響。此外，由于本第一 優(yōu)選實施例中High-K柵極介電層104并未移除，因此在步入45納米(nm) 線寬的半導(dǎo)體工藝時，還可省卻源于移除High-K柵極介電層104，而必須 在如此微小的開口 162中重新再形成時，所必須面對的薄膜厚度控制與均勻 度控制等考量。
請參閱圖9至圖15，圖9至圖15為本發(fā)明所提供的具有雙金屬柵極的 CMOS元件的制作方法的第二優(yōu)選實施例的示意圖。如圖9所示，首先提供 一基底200，如一硅基底、含硅基底、或SOI基底等，基底200表面定義有 第一有源區(qū)域210與第二有源區(qū)域212,基底200內(nèi)形成有一用以電性隔離 第一有源區(qū)域210與第二有源區(qū)域212的淺溝隔離(STI)202。接下來，在第 一有源區(qū)域210與第二有源區(qū)域212內(nèi)分別形成第一導(dǎo)電型晶體管250與第 二導(dǎo)電型晶體管252。由于第一導(dǎo)電型晶體管250與第二導(dǎo)電型晶體管252 形成的步驟同于第一優(yōu)選實施例，故于此不再贅述。接下來在基底200上形成一覆蓋層(圖未示)，覆蓋層其可為一氧化硅層、氮化硅層、或氮氧化硅層
等。隨后通過一光刻暨蝕刻工藝移除部分覆蓋層，而在第一導(dǎo)電型晶體管250 的第一柵極220上形成如圖10所示的覆蓋層280。此外，覆蓋層280亦可以 氧化，或與用以定義柵極的一硬掩模層(圖未示)同時形成，且與第一柵極220 同時蝕刻再移除硬掩模層等其他方式形成。
請參閱圖10與圖11。接下來進行一自對準(zhǔn)金屬硅化物(salicide)工藝， 由于第一柵極220為覆蓋層280所覆蓋，因此在進行金屬硅化物工藝時，僅 第二柵極222的多晶硅層208、第一源極/漏極240、與第二源極/漏極242的 表面可分別形成一金屬硅化物層254。另外在本第二優(yōu)選實施例中，如圖11 所示，還可在形成金屬硅化物層254后選擇性地在基底200上形成一接觸孔 蝕刻停止層282 (contact etch stop layer,以下簡稱為CESL)，并通過施加一 紫外光或熱能的步驟，以使CESL 282產(chǎn)生一應(yīng)力而作為一選擇性應(yīng)力系統(tǒng) (selective strain scheme, SSS)。由于此一選4奪性應(yīng)力系統(tǒng)實際上并未影響 CMOS元件工藝，因此并不局限于本第二優(yōu)選實施例中，而可成為本發(fā)明所 披露的各優(yōu)選實施例的 一 變化型。
隨后如圖12所示，在基底200上形成一ILD層260,并通過一 CMP等 的平坦化工藝研磨ILD層260，且CMP平坦化工藝停止于第一導(dǎo)電型晶體 管250與第二導(dǎo)電型晶體管252頂部的CESL282?；虼鼵MP平坦化ILD層 260后再通過一回蝕刻工藝回蝕刻第一導(dǎo)電型晶體管250上方的ILD層260 直至暴露出第一導(dǎo)電型晶體管250頂部的CESL 282。此外，平坦化工藝或 回蝕刻工藝亦可繼續(xù)進行至曝露出覆蓋層280為止。
請參閱圖13。接下來依序利用不同的蝕刻工藝移除第一柵極220上的 CESL 282與第一柵極220上的覆蓋層280。待這些膜層皆移除后，隨即依序 進行第 一蝕刻工藝與第二蝕刻工藝，用以分別移除第一導(dǎo)電型晶體管250部 分的第一柵極220。舉例來說，第一蝕刻工藝移除第一柵極220的多晶硅層 208;而第二蝕刻工藝則移除碳化鉭層206。而在第一有源區(qū)域210內(nèi)形成一 如圖13所示的開口 262。值得注意的是，第一導(dǎo)電型晶體管250的High-K 柵極介電層204暴露于開口 262的底部。如前所述，本第二優(yōu)選實施例中， High-K柵極介電層204上亦可包含有一保護層，因此在第二蝕刻工藝后還 可以有第三蝕刻步驟將該保護層去除，惟該保護層亦可保留而無須去除。
請參閱圖14。接下來在開口 262內(nèi)形成一金屬層270。金屬層270所使用的金屬材料可同于第一優(yōu)選實施例。同上所述，由于金屬層270金屬填洞 能力較差，為避免填補完畢產(chǎn)生縫隙，在本第二優(yōu)選實施例中，亦利用一金
屬層272作為填補開口 262的主要材料；而金屬層270則可用以調(diào)節(jié)功函數(shù)。 同理，金屬層272所使用的金屬材料可同于第一優(yōu)選實施例。請參閱圖15。 最后，再通過一 CMP工藝移除不必要的第一金屬層270與第二金屬層272, 重新完成第一導(dǎo)電型晶體管250柵極的制作。
由于金屬硅化物并不容易移除，甚至有可能在移除金屬硅化物時影響到 下方柵極結(jié)構(gòu)或其周邊的ILD層輪廓。因此在本第二優(yōu)選實施例中，通過覆 蓋層280覆蓋第一柵極220的頂部，故在進行金屬硅化物工藝時，第一柵極 220頂部不會形成任何的金屬硅化物，而可避免上述金屬硅化物層的移除問 題。
請參閱圖16至圖21，圖16至圖21為本發(fā)明所提供的具有雙金屬柵極 的CMOS元件的制作方法的第三優(yōu)選實施例的示意圖。如圖18所示，首先 提供一基底300，如一硅基底、含硅基底、或SOI基底等，基底300表面定 義有第一有源區(qū)域310與第二有源區(qū)域312，且基底300內(nèi)形成有一用以電 性隔離第 一有源區(qū)域310與第二有源區(qū)域312的STI 302。接下來在基底300 上依序形成一High-K柵極介電層304、 一碳化鉭層306、與一多晶硅層308。 如前所述，在本第三優(yōu)選實施例中，柵極介電層304與碳化鉭層306中間還 可形成一保護層(圖未示)以保護柵極介電層304在后續(xù)工藝中受損。隨后進 行一光刻暨蝕刻工藝，蝕刻多晶硅層308、碳化鉭層306、與High-K柵極介 電層304，而在第一有源區(qū)域310與第二有源區(qū)域312內(nèi)分別形成該第一柵 極320與第二柵極322。請繼續(xù)參閱圖16，接下來可于基底300上形成一襯 墊(liner)層(圖未示)，其可為一氧化硅層。之后，利用不同導(dǎo)電型的離子注入 工藝于第一柵極320與第二柵極322兩側(cè)的基底300內(nèi)分別形成第一 LDD 330與第二LDD 332。在形成第一 LDD 330與第二 LDD 332之后，在基底 300上再形成一氮化石圭層380。
請參閱圖17。隨后再通過一光刻暨蝕刻工藝移除位于第一柵極320上方 的氮化硅層380與襯墊層，而在第一有源區(qū)域310內(nèi)形成一暴露出第一柵極 320的多晶硅層308的開口 382。隨后進行一多晶硅氧化步驟，例如進行一 快速熱氧化(rapid thermal oxidation, RTO)或氧等離子體轟擊，透過開口 382 氧化第 一柵極320部分或全部的多晶硅層308。請參閱圖18。隨后通過一回蝕刻工藝回蝕刻氮化硅層380，以在第一柵 極320與第二柵極322的側(cè)壁分別形成一間隙壁334。再利用不同導(dǎo)電型的 離子注入工藝于第一柵極320與第二柵極322兩側(cè)的基底300內(nèi)分別形成第 一源極/漏極340與第二源極/漏極342。而于第 一有源區(qū)域310與第二有源 區(qū)域320內(nèi)分別形成第一導(dǎo)電型晶體管350與第二導(dǎo)電型晶體管352。
請參閱圖19。接下來進行一自對準(zhǔn)金屬硅化物(salicide)工藝，由于第一 柵極320的多晶硅層308已于多晶硅氧化步驟中氧化，因此在此自對準(zhǔn)金屬 硅化物工藝時，僅第二柵極322的多晶硅層308、第一源極/漏極340、與第 二源極/漏極342的表面可分別形成一金屬硅化物層354。此外如前所述，亦 可選擇性地于基底300上形成一 CESL 386,并通過施加一紫外光或熱能的 步驟，以使CESL 386產(chǎn)生一應(yīng)力，而作為一選4奪性應(yīng)力系統(tǒng)。如前所述， 由于此一選擇性應(yīng)力系統(tǒng)實際上并未影響CMOS元件工藝，因此亦不局限 于本第三優(yōu)選實施例中。
請繼續(xù)參閱圖19,接下來在基底300上形成一 ILD層360，并通過一 CMP平坦化工藝研磨ILD層360,且CMP平坦化工藝停止于CESL 386?；?待CMP平坦化ILD層360后再通過一回蝕刻工藝回蝕刻第一導(dǎo)電型晶體管 350上方的ILD層360直至暴露出第一導(dǎo)電型晶體管350頂部的CESL386。
請參閱圖20。接下來通過蝕刻工藝移除第一柵極320上的CESL 386。 移除CESL 386后，隨即依序進行第一蝕刻工藝與第二蝕刻工藝，用以分別 移除第一導(dǎo)電型晶體管350部分的第一柵極320。舉例來說，第一蝕刻工藝 移除第一柵極320的氧化多晶硅層308;而第二蝕刻工藝則移除碳化鉭層 306。而在第一有源區(qū)域310內(nèi)形成一如第20圖所示的開口 362。值得注意 的是，第一導(dǎo)電型晶體管350的High-K柵極介電層304暴露于開口 362的 底部。如前所述，High-K柵極介電層304上還可包括有一用以保護High-K 柵極介電層304的保護層，故在第二蝕刻工藝后更可實施第三蝕刻步驟移除 該保護層，惟該保護層亦可保留而無須去除。
請參閱圖21。接下來在開口 362內(nèi)形成一用以調(diào)節(jié)功函數(shù)的金屬層370 與一作為填補開口 362主要材料的金屬層372,最后再通過一 CMP工藝移 除不必要的金屬層370、 372，重新完成第一導(dǎo)電型晶體管350柵極的制作。 由于這些步驟以及金屬層370、 372所使用的金屬材料可同于前述第一、第 二優(yōu)選實施例，因此在本第三優(yōu)選實施例中省略這些細(xì)節(jié)。如前所述，由于金屬硅化物并不容易移除，甚至有可能在移除金屬硅化
物時影響到下方柵極結(jié)構(gòu)或其周邊的ILD層360的輪廓。因此在本第三優(yōu)選 實施例中，通過多晶硅氧化工藝氧化第一柵極320的多晶硅層308，故在進 行金屬硅化物工藝時，第一柵極320頂部不會形成任何的金屬硅化物，而可 避免上述金屬硅化物層的移除問題。
請參閱圖22至圖26，圖22至圖26為本發(fā)明所提供的具有雙金屬柵極 的CMOS元件的制作方法的第四優(yōu)選實施例的示意圖。如圖22所示，首先 提供一基底400，如一硅基底、含硅基底、或SOI基底，基底400表面定義 有第一有源區(qū)域410與第二有源區(qū)域412，且基底400內(nèi)形成有一用以電性 隔離第一有源區(qū)域410與第二有源區(qū)域412的STI 402。接下來在基底400 上依序形成一 High-K柵極介電層404與一多晶硅層408。在本第四優(yōu)選實 施例中，柵極介電層404與多晶硅層408中間還可形成一保護層(圖未示)以 保護柵極介電層404在后續(xù)工藝中受損。隨后通過一光刻暨蝕刻工藝移除部 分多晶硅層408與High-K柵極介電層404，而分別在第一有源區(qū)域410與 第二有源區(qū)域412內(nèi)形成第一柵極420與第二柵極422。隨后，分別在第一 柵極420與第二柵極422兩側(cè)的基底400內(nèi)形成第一 LDD 430與第二 LDD 432;隨后在第一柵極420與第二柵極422的側(cè)壁分別形成一間隙壁434。最 后在第一柵極420與第二柵極422兩側(cè)的基底400內(nèi)分別形成第一源極/漏極 440與第二源極/漏極442,而形成如圖22所示的第一導(dǎo)電型晶體管450與第 二導(dǎo)電型晶體管452。
請參閱圖23。隨后進行一自對準(zhǔn)金屬硅化物工藝，并利用一硬掩模層或 覆蓋層(圖未示)覆蓋第一柵極420與第二柵極422的多晶硅層408表面，而 僅在第一源極/漏極440與第二源極/漏極442表面分別形成一金屬硅化物層 454。請繼續(xù)參閱圖23,隨后再于基底400上形成一ILD層460，并通過一 CMP平坦化工藝研磨ILD層460 ，使其暴露出第 一柵極420與第二柵極422 的頂部。
請參閱圖24。接下來進行第一蝕刻工藝，以移除第一柵極420的多晶硅 層408，而在第一有源區(qū)域450內(nèi)形成一開口 462。值得注意的是，第一才冊 極420的High-K柵極介電層404暴露于開口 462的底部。柵極介電層404 上還可包括有一用以保護柵極介電層404的保護層，故在第一蝕刻工藝后更 可實施另一蝕刻步驟移除該保護層，惟該保護層亦可保留而無須去除。請參閱圖25。隨后在開口 462內(nèi)至少形成一金屬層470;金屬層470包 含有氮化鉬鋁、鎢、氮化鉬、碳氮氧化鉭、氮化鈦、或氮化鎢等金屬材料。 由于上述金屬填洞能力較差，為避免填補完畢產(chǎn)生縫隙，還可利用一金屬層 472作為填補開口 462的主要材料；而金屬層470則可用以調(diào)節(jié)功函數(shù)。金 屬層472包含有鋁、鈦、鉭、鎢、鈮、鉬、氮化鈦、碳化鈦、氮化鉭、鈦鎢 合金、或鈦與氮化鈦合金。另外，為避免High-K柵極介電層404與金屬層 470產(chǎn)生反應(yīng)或擴散效應(yīng)，更可于形成第一金屬層470之前，在開口 462內(nèi) 形成一阻障層(圖未示)，阻障層可包含有高溫過渡金屬、貴重金屬、稀土金 屬等元素及其碳化物、氮化物、硅化物、鋁氮化物或氮硅化物等。
請繼續(xù)參閱圖25。接下來進行第二蝕刻工藝，以移除第二柵極422的多 晶硅層408，而在第二有源區(qū)域412內(nèi)形成一開口 464。值得注意的是，第 二柵極422的High-K柵極介電層404暴露于開口 464的底部。若柵極介電 層404上還包括一保護層，則在第二蝕刻工藝后更可實施另 一蝕刻步驟移除 該保護層，惟該保護層亦可保留而無須去除。
請參閱圖26。隨后在開口 464形成一金屬層474。金屬層474包含有碳 化鉭或氮化鋁鈦(TiAlN)等金屬材料。如前所述，由于上述金屬填洞能力較差， 為避免填補完畢產(chǎn)生縫隙，還可利用一金屬層476作為填補開口 464的主要 材料。金屬層476則包含有鋁、鈦、鉭、鵠、鈮、鉬、氮化鈦、碳化鈦、氮 化鉭、鈦鴒合金、或鈦與氮化鈦合金。另外，為避免High-K柵極介電層404 與金屬層474產(chǎn)生反應(yīng)或擴散效應(yīng)，更可在形成第一金屬層474之前，在開 口 464內(nèi)形成一阻障層(圖未示)。最后，再通過一 CMP工藝或其他蝕刻工藝 移除不必要的金屬層470、 472、 474、 476，重新完成第一導(dǎo)電型晶體管450 與第二導(dǎo)電型晶體管452的制作。
根據(jù)本發(fā)明所提供的具有雙金屬柵極的互補金屬氧化物半導(dǎo)體元件的 制作方法，至少一導(dǎo)電型晶體管實施后柵極工藝所得，因此可用以制作須避 開高熱預(yù)算的導(dǎo)電型晶體管，改善元件Vft下降問題，同時增加?xùn)艠O金屬材 料的選擇性。另外，在本發(fā)明所提供的方法中，High-K柵極介電層并未隨 著柵極一并移除，而保留于開口中，因此在后續(xù)填入金屬層完成柵極的制作 時，對于此一極薄的薄膜，不須再監(jiān)控高介電常數(shù)柵極介電層的厚度控制與 均勻度控制。同時由于高介電常數(shù)柵極介電層并未隨著柵極一并移除，亦可 避免高介電常數(shù)柵極介電層與硅基底間良好的界面受到影響進而影響到溝道區(qū)的載流子遷移率。此外，本發(fā)明還可整合CESL等的選擇性應(yīng)力系統(tǒng) (selective strain scheme, SSS)來提高MOS元件的性能。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的等同變 化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種具有雙金屬柵極的互補金屬氧化物半導(dǎo)體元件的制作方法，包含有提供一基底，該基底表面定義有第一有源區(qū)域與第二有源區(qū)域；在該第一有源區(qū)域與該第二有源區(qū)域內(nèi)分別形成第一導(dǎo)電型晶體管與第二導(dǎo)電型晶體管；進行一自對準(zhǔn)金屬硅化物工藝；在該基底上形成一內(nèi)層介電層，且該內(nèi)層介電層暴露出該第一導(dǎo)電型晶體管與該第二導(dǎo)電型晶體管的頂部；進行第一蝕刻工藝，用以移除該第一導(dǎo)電型晶體管部分的第一柵極，而在該第一有源區(qū)域內(nèi)形成一開口，且該第一導(dǎo)電型晶體管的高介電常數(shù)柵極介電層暴露于該開口的底部；以及在該開口內(nèi)至少形成第一金屬層。
2. 如權(quán)利要求1所述的方法，其中形成該第一導(dǎo)電型晶體管與該第二導(dǎo) 電型晶體管的步驟還包含有在該基底上依序形成該高介電常數(shù)柵極介電層與一碳化鉭層、與一多晶 硅層；進行一光刻暨蝕刻工藝，蝕刻該多晶硅層、該碳化鉭層、與該高介電常 數(shù)柵極介電層，而在該第 一有源區(qū)域與該第二有源區(qū)域內(nèi)分別形成該第 一柵 極與第二柵極；在該第 一柵極與該第二柵極兩側(cè)的基底內(nèi)分別形成第 一輕摻雜漏極與第二輕摻雜漏極；在該第一柵極與該第二柵極的側(cè)壁分別形成一間隙壁；以及在該第 一柵極與該第二柵極兩側(cè)的基底內(nèi)分別形成第 一 源極/漏極與第二源極/漏極。
3. 如權(quán)利要求2所述的方法，還包含第二蝕刻工藝，在該第一蝕刻工藝 之后進行，該第一蝕刻工藝用以移除該第一導(dǎo)電型晶體管的該多晶硅層，而 該第二蝕刻工藝用以移除該第 一導(dǎo)電型晶體管的該碳化鉭層。
4. 如權(quán)利要求2所述的方法，還包含在該第一有源區(qū)域內(nèi)形成一保護層 的步驟，且該保護層覆蓋該高介電常數(shù)柵極介電層。
5. 如權(quán)利要求4所述的方法，還包含第三蝕刻工藝，在該第一蝕刻工藝 之后進行，用以移除該保護層并暴露出該高介電常數(shù)柵極介電層。
6. 如權(quán)利要求2所述的方法，還包含一多晶硅氧化步驟，在形成該第一輕摻雜漏極與該第二輕摻雜漏極之后進行，以氧化該第 一柵極部分或全部的 該多晶硅層。
7. 如權(quán)利要求2所述的方法，還包含一在該第一柵極上形成一覆蓋層的 步驟，在該自對準(zhǔn)金屬硅化物工藝之前進行，以避免該第一柵極頂部形成一 金屬硅化物。
8. 如權(quán)利要求7所述的方法，還包含第四蝕刻工藝，在該第一蝕刻工藝 之前進行，用以移除該覆蓋層。
9. 如權(quán)利要求2所述的方法，還包含在該基底上形成一接觸孔蝕刻停止 層的步驟，在形成該內(nèi)層介電層之前進行。
10. 如權(quán)利要求9所述的方法，還包含第五蝕刻工藝，在該第一蝕刻工 藝之前進行，用以移除該第 一柵極上的該接觸孔蝕刻停止層。
11. 如權(quán)利要求1所述的方法，其中該第一金屬層包含有氮化鉬鋁、鴒、 氮化鉬、碳氮氧化鉭、氮化鈦、或氮化鴒。
12. 如權(quán)利要求l所述的方法，還包含在該開口內(nèi)形成第二金屬層的步 驟，在形成該第一金屬層之后進行，且該第二金屬層包含有鋁、鈦、鉭、鴒、 鈮、鉬、氮化鈦、碳化鈦、氮化鉭、鈦鴒、或鈦與氮化鈦等復(fù)合金屬。
13. —種具有雙金屬柵極的互補金屬氧化物半導(dǎo)體元件的制作方法，包 含有提供一基底，該基底表面定義有第 一有源區(qū)域與第二有源區(qū)域； 在該第一有源區(qū)域與該第二有源區(qū)域內(nèi)分別形成第一導(dǎo)電型晶體管與 第二導(dǎo)電型晶體管；進行一 自對準(zhǔn)金屬硅化物工藝；在該基底上形成一 內(nèi)層介電層，且該內(nèi)層介電層暴露出該第 一導(dǎo)電型晶 體管與該第二導(dǎo)電型晶體管的頂部；進行第一蝕刻工藝，以移除該第一導(dǎo)電型晶體管部分的第一柵極，而在 該第一有源區(qū)域內(nèi)形成第一開口 ，且該第一導(dǎo)電型晶體管的一高介電常數(shù)柵 極介電層暴露于該第一開口的底部；在該第一開口內(nèi)至少形成第一金屬層；進行第二蝕刻工藝，以移除該第二導(dǎo)電型晶體管部分的第二柵極，而在 該第二有源區(qū)域內(nèi)形成第二開口 ，且該第二導(dǎo)電型晶體管的一高介電常數(shù)柵極介電層暴露于該第二開口的底部；以及在該第二開口內(nèi)至少形成第二金屬層。
14. 如權(quán)利要求13所述的方法，其中形成該第一導(dǎo)電型晶體管與該第二 導(dǎo)電型晶體管的步驟還包含有在該基底上依序形成該高介電常數(shù)柵極介電層與 一多晶硅層；進行 一 光刻暨蝕刻工藝，以蝕刻該多晶硅層與該高介電常數(shù)柵極介電層，而在該第一有源區(qū)域與該第二有源區(qū)域內(nèi)分別形成該第一柵極與該第二柵極；在該第 一柵極與該第二柵極兩側(cè)的基底內(nèi)分別形成第 一輕摻雜漏極與第二輕摻雜漏極；在該第 一柵極與該第二柵極的側(cè)壁分別形成一間隙壁；以及在該第 一柵極與該第二柵極兩側(cè)的基底內(nèi)分別形成第 一 源極/漏極與第二源極/漏極。
15. 如權(quán)利要求14所述的方法，還包含在該基底上形成一保護層的步 驟，在形成該高介電常數(shù)柵極介電層之后進行，且該保護層覆蓋該高介電常 數(shù)柵極介電層。
16. 如權(quán)利要求15所述的方法，還包含第三蝕刻工藝，在該第一蝕刻工 藝之后進行，用以移除該保護層并暴露出該高介電常數(shù)柵極介電層。
17. 如權(quán)利要求13所述的方法，其中該第一金屬層包含有氮化鉬鋁、鎢、 氮化鉬、碳氮氧化鉭、氮化鈦或氮化鴒。
18. 如權(quán)利要求13所述的方法，其中該第二金屬層包含有碳化鉭或氮化 鋁鈦。
19. 如權(quán)利要求13所述的方法，還包含在該第一開口與該第二開口內(nèi)分 別形成第三金屬層的步驟。
20. 如權(quán)利要求19所述的方法，其中該第三金屬層包含有鋁、鈦、鉭、 鴒、鈮、鉬、氮化鈦、碳化鈦、氮化鉭、鈦鴒合金、或鈦與氮化鈦合金。
全文摘要
本發(fā)明披露了一種具有雙金屬柵極的CMOS元件制作方法。所述方法包括在一具有第一有源區(qū)域、第二有源區(qū)域、與一提供電性隔離的淺溝隔離的基底上分別形成第一與第二導(dǎo)電型晶體管；進行一金屬硅化物工藝；于該基底上形成一內(nèi)層介電層；進行第一蝕刻工藝，移除該第一導(dǎo)電型晶體管的部分柵極并形成一開口，該第一導(dǎo)電型晶體管的一高介電常數(shù)柵極介電層暴露于該開口底部，并在該開口內(nèi)形成第一金屬層。
文檔編號H01L21/70GK101494199SQ20081000382
公開日2009年7月29日 申請日期2008年1月24日 優(yōu)先權(quán)日2008年1月24日
發(fā)明者楊進盛, 林建廷, 程立偉, 許哲華, 馬光華 申請人:聯(lián)華電子股份有限公司