具有成簇的存儲器單元的非易失性存儲器器件的制作方法
【專利摘要】本發(fā)明提供一種非易失性存儲器器件，包括：存儲器陣列(12)，其具有布置在至少一個邏輯行(20)中的多個非易失性存儲器單元(11)，邏輯行(20)包括共用共同的控制線(22)的第一行(20a)和第二行(20b)；以及多個位線(BLJa、BLJb)。每個邏輯存儲器單元(11)具有用于存儲第一邏輯值直接存儲器單元和用于存儲第二邏輯值的互補存儲器單元，第二邏輯值與在對應的直接存儲器單元(11a)中的第一邏輯值互補。每個邏輯存儲器單元(11)的直接存儲器單元(11a)和互補存儲器單元(11b)耦合到相應的分離的位線(BLJa、BLJb)并且被放置為一個在相應的邏輯行(20)的第一行(20a)中，并且另一個在相應的邏輯行(20)的第二行(20b)中。
【專利說明】具有成簇的存儲器單元的非易失性存儲器器件
【技術領域】
[0001]本發(fā)明涉及具有成簇的存儲器單元的非易失性存儲器器件。
【背景技術】
[0002]眾所周知，若干集成的電子器件需要一定量的非易失性存儲器。照例來說，非易失性存儲器可以用在獨立的存儲器板或卡中，該存儲器板或卡與集成有器件的控制和處理功能的芯片分離。然而，在一些情況中，需要為處理單元提供集成在同一芯片中的嵌入式非易失性存儲器。
[0003]在常規(guī)的獨立非易失性存儲器器件中，存儲器單元的結構在廣泛用于制造處理和控制部件的CMOS制造工藝中不易集成。特別是對于標準CMOS工藝流程來說，浮置柵極單元通常需要一個附加的多晶硅層。因此，標準CMOS工藝中的非易失性存儲器單元的集成將需要附加的處理步驟和掩膜，這將會造成成本的不合理增長，尤其是在考慮到經(jīng)常只需要非常小量的集成的非易失性存儲器時。
[0004]因此，具有不同構造的非易失性存儲器單元已經(jīng)被設計出來，其中，可以用單個多晶硅層制造存儲器單元的浮置柵極和所有其它集成MOS晶體管的柵極區(qū)域。
[0005]在該方式中，避免了附加的工藝步驟和掩膜，并且CMOS工藝流程中的集成更加容易。
[0006]有成本效益的(Cost-Effective)非易失性存儲器單元利用選擇MOS晶體管來將存儲浮置柵極與控制區(qū)域電容性地耦合，以進行讀取和擦除操作，而雙極型晶體管通過熱電子的注入而用于編程操作。擦除是基于福勒-諾得海姆(Fowler-Nordheim)效應。這種存儲器單元以功耗和占用面積為代價來支持編程速度。此外，有成本效益的單元的編程/擦除周期的最大數(shù)量遠低于獨立存儲器的單元的編程/擦除周期的最大數(shù)量。
[0007]福勒-諾得海姆存儲器單元對于編程和擦除都利用了其同名的效應，并且由于編程/擦除周期的更大數(shù)量通?？捎貌⑶夜母?，因而比有成本效益的單元更受歡迎。
[0008]有成本效益的和福勒-諾得海姆非易失性存儲器單元的示例在美國專利公開N0.2011/0157977A1 中有所描述。
[0009]為了降低誤差并提高穩(wěn)定性，非易失性存儲器陣列可以使用兩個互補的單元來存儲一位。每對互補的單元的一個單元(直接單元)存儲一個邏輯值，而互補的邏輯值存儲在同一對單元的另一個單元(互補單元)中。因此，一對物理的互補的單元形成一個邏輯單元，其中存儲了一位。為了提高信號幅度以及避免誤差，差分地讀取互補的單元。
[0010]另外，需要若干偏置電連接線向陣列中的每個單元端子提供適當?shù)碾妷?，以進行編程、擦除和讀取操作。這種需要導致特定的陣列設計。在圖1的示例中，兩個相鄰的行l(wèi)a、Ib共用控制柵極結構2，并且各自容納兩個邏輯單元5 ( S卩，兩對互補的物理單元)的簇
3。在同一簇3中的邏輯單元5具有相鄰的列地址。例如，具有較低的列地址K的邏輯單元5布置在行Ia中；并且，具有較高的列地址K+1的邏輯單元5布置在行Ib中。此外，兩個邏輯單元5的直接存儲器單元5a在第一陣列列中對準；并且，兩個邏輯單元5的互補存儲器單元5b在與第一陣列列相鄰的第二陣列列中對準。直接存儲器單元5a由第一位線BLJd和位控制線的第一集合服務，位控制線的第一集合在此標號為BKd、BNKd, BK+ld、BNK+Id ；并且，互補存儲器單元5b由第二位線BLJc和位控制線的第二集合服務，位控制線的第二集合在此標號為 BKc、BNKc, BK+lc、BNK+Ic0
[0011]通常，位選擇線的集合包括4個位選擇線。因此，對于每個簇，列尋址需要兩個位線(BLJd、BLJc)以及兩倍于每個集合中的位選擇線的位選擇線。在圖1的示例中，需要10個連接線來尋址兩個邏輯單元。
[0012]因此，對用于列尋址的連接線的需要相較于物理單元本身的結構來說大概更能決定單元間距。

【發(fā)明內(nèi)容】

[0013]本發(fā)明的目的在于提供一種非易失性存儲器器件，其能夠避免或至少縮小已知的非易失性存儲器的局限性，以及，特別是能減少面積需求。
[0014]根據(jù)本發(fā)明，提供了一種如權利要求1中所限定的非易失性存儲器器件。
【專利附圖】

【附圖說明】
[0015]為了更好地理解本發(fā)明，僅借由非限制的示例并且參考附圖描述了本發(fā)明的一個實施方式，其中:
[0016]圖1是已知的非易失性存儲器陣列的一部分的簡化框圖；
[0017]圖2是非易失性存儲器器件的簡化框圖；
[0018]圖3是非易失性存儲器陣列的行的框圖，該非易失性存儲器陣列并入在圖2的非易失性存儲器器件中并且根據(jù)本發(fā)明的一個實施方式制造；
[0019]圖4是圖3的非易失性存儲器陣列的行中的存儲器單元的簇的更詳細的框圖；以及
[0020]圖5是圖4的存儲器單元的簇的框架和電氣的混合圖。
【具體實施方式】
[0021]參考圖2，差分非易失性存儲器器件標注為標號10，并且包括多個非易失性邏輯存儲器單元11，該多個非易失性邏輯存儲器單元11組織在邏輯行20和邏輯列21中，以形成陣列12 (例如，128-512行和512-1024列)。
[0022]存儲器器件10進一步包括地址緩沖器13、行譯碼器14、列譯碼器15、讀/寫單元17以及輸入/輸出緩沖器18(以下，術語“寫”用于中立地指示邏輯存儲器單元11的編程和擦除操作)。
[0023]地址緩沖器13接收從陣列12的頁面選擇的單元的地址。將地址的行和列部分提供給行譯碼器14和列譯碼器15，該行譯碼器14和列譯碼器15選擇陣列12的對應的行和列。
[0024]讀/寫單元17控制行譯碼器14和列譯碼器15，并且具有存儲器單元的編程、擦除和讀操作所需的部件(包括例如，具有電荷泵的電源管理單元、讀放大器、比較器、參考單元、信號生成器)。讀/寫單元17耦合到輸入/輸出緩沖器18，以接收將要存儲在陣列12中的詞并且向外部供應從陣列12讀出的詞。
[0025]圖3示出存儲器陣列12的示例性邏輯行20，該邏輯行20耦合到列譯碼器15。每個邏輯行20包括第一行20a和第二行20b，兩者彼此相鄰運行并且共用共同的控制柵極線22。
[0026]如圖4所示，每個邏輯存儲器單元11 (具體參見圖3)包括一個相應的(物理的)直接存儲器單元Ila和一個(物理的)互補存儲器單元lib。在一個實施方式中，屬于同一邏輯行20的邏輯存儲器單元11具有其直接存儲器單元I Ia和互補存儲器單元Ilb分別在邏輯行20的第一行20a和第二行20b中對準(同樣參見圖3和5)。
[0027]直接存儲器單元I Ia和互補存儲器單元Ilb是基于單多晶硅層的浮置柵極MOS晶體管，其閾值電壓取決于存儲在相應的浮置柵極中的電荷量。直接存儲器單元Ila和互補存儲器單元Ilb可以具有美國專利申請公開N0.US 2011/0157977A1中所描述的福勒-諾得海姆單元的結構。然而，可以理解的是，其它的單元結構也可用并且可以優(yōu)勢地利用。
[0028]每個直接存儲器單元Ila和每個互補存儲器單元Ilb能夠存儲指示N位信息的2N個電荷水平。在以下描述中，將參考每個存儲器單元IlaUlb可以存儲2個電荷水平和I位的情況。然而，可以理解的是，公開的示例不被認為是限制性的。
[0029]當直接存儲器單元Ila或互補存儲器單元Ilb編程為具有第一(高)閾值時，第一邏輯值(例如，“O”)可以理解為存儲在該直接存儲器單元Ila或該互補存儲器單元Ilb中；并且，當直接存儲器單元Ila或互補存儲器單元Ilb編程為具有第二(低)閾值時，第二邏輯值(例如，“I”)可以理解為存儲在該直接存儲器單元Ila或該互補存儲器單元Ilb中。
[0030]在每個邏輯存儲器單元11中，相應的直接存儲器單元IIa存儲第一邏輯值和第二邏輯值中的一個值，并且相應的互補存儲器單元Iib存儲第一邏輯值和第二邏輯值中的另一個(互補的)值。因此，屬于同一邏輯存儲器單元11的直接存儲器單元Ila和互補存儲器單元Ilb總是存儲互補的邏輯值。因此，邏輯存儲器單元11的差分讀取是可用的。
[0031]在一個實施方式中，可以單獨尋址邏輯存儲器單元11，以進行編程、擦除和讀操作。
[0032]同一邏輯行20的邏輯存儲器單元11組織在每個有M個單元的簇25中(在此描述的實施方式中，M為4;然而，可以理解的是，每個簇25可以包括不同數(shù)量的邏輯存儲器單元11，例如，在另一數(shù)量可以為2)。在一個實施方式中，同一簇25中的邏輯存儲器單元11由列地址進行標識，列地址由M(在該情況中為4)的相等間隔彼此分離。圖4和5中所示的簇25的邏輯存儲器單元分別用符號11K、11K+4、11K+8、11K+12標注。此外，在圖3和4中，簇25中的4個邏輯存儲器單元11Κ、11Κ+4、11Κ+8、11Κ+12的直接存儲器單元Ila進一步分別用符號DK、DK+4、DK+8、DK+12標注；并且，對應的互補存儲器單元Ilb進一步分別用符號 CK、CK+4、CK+8、CK+12 標注。
[0033]每個簇25依次包括第一子簇25a和第二子簇25b。
[0034]如圖3至圖5所示，同一簇25的邏輯存儲器單元11被布置為使得每個邏輯存儲器單元11具有相應的直接存儲器單元I Ia和互補存儲器單元11b，一個在第一子簇25a中，并且另一個在第二子簇25b中。在一個實施方式中，邏輯存儲器單元11KU1K+4具有其直接存儲器單元Ila在第一子簇25a中，并且其互補存儲器單元Ilb在第二子簇25b中；并且，邏輯存儲器單元11K+8、11K+12具有其直接存儲器單元I Ia在第二子簇25b中，并且其互補存儲器單元I Ib在第一子簇25a中。
[0035]因此，在陣列12中的每個邏輯存儲器單元11具有其直接存儲器單元Ila和其互補存儲器單元Ilb分別在邏輯存儲器單元11所屬的邏輯行20的第一行20a和第二行20b中。此外，在陣列12中的每個邏輯存儲器單元11具有其直接存儲器單元Ila和其互補存儲器單元11b，一個在邏輯存儲器單元11所屬的簇25的第一子簇25a中，并且另一個在邏輯存儲器單元11所屬的簇25的第二子簇25b中。
[0036]參考圖5，同一簇25的邏輯存儲器單元11具有連接到第一位線BLJa和第二位線BLJb的讀端子Tr，該第一位線BLJa和第二位線BLJb還服務于同一列中的簇25的邏輯存儲器單元11。更準確地說，在第一子簇25a中的邏輯存儲器單元11的讀端子Tr耦合到第一位線BLJa ;并且在第二子簇25b中的邏輯存儲器單元11的讀端子Tr耦合到第二位線BLJb。
[0037]如圖3和5所示，列譯碼器15可以通過分離的切換系統(tǒng)27aJ、27bJ(由單晶體管簡要示出)同時尋址附屬于同一簇25的第一子簇25a和第二子簇25b的第一位線BLJa和第二位線BLJb，切換系統(tǒng)27aJ、27bJ接收同一組地址信號YMJ。因此，4個邏輯存儲器單元11的每個簇25需要2個位線，列譯碼器15同時選擇或取消選擇這2個位線。一般來說，如果M為每個簇的邏輯單元的數(shù)量，則每個簇所需的位線的數(shù)量為M/2。更準確地說，每個簇25需要M/4個第一位線和M/4個第二位線。
[0038]圖3和5示出了在通用列地址K的每個邏輯存儲器單元11還耦合到直接第一位控制線BKd、BNKd (用于相應的直接存儲器單元Ila)，并且耦合到互補第二位控制線BKc、BNKc (用于相應的互補存儲器單元lib)。
[0039]在邏輯行20的同一第一行20a或第二行20b中的直接存儲器單元Ila和互補存儲器單元Ilb可以由行譯碼器14通過相應的控制柵極線22以及通過M個選擇柵極線23的集合(一個集合用于每個邏輯行20的第一行20a，并且一個集合用于每個邏輯行20的第二行20b;圖5)進行選擇，以用于編程、擦除和讀操作。在此描述的實施方式中，每個集合包括4個選擇柵極線23。
[0040]直接存儲器單元Ila和互補存儲器單元Ilb具有選擇柵極端子Ts，每個選擇柵極端子Ts耦合到相應的選擇柵極線23。更準確地說，在同一簇25中的直接存儲器單元Ila的選擇柵極端子Ts耦合到選擇柵極線23的集合的相應不同的選擇柵極線23，該選擇柵極線23的集合與相應的第一行25a相關聯(lián)。同樣地,在同一簇25中的互補存儲器單兀Ilb的選擇柵極端子Ts耦合到選擇柵極線23的集合的相應不同的選擇柵極線23，該選擇柵極線23的集合與相應的第二行25b相關聯(lián)。
[0041]此外，每個邏輯存儲器單元11的直接存儲器單元Ila和互補存儲器單元Ilb耦合到選擇柵極線23的集合的對應的選擇柵極線23，該選擇柵極線23的集合與相應的第一行25a和第二行25b相關聯(lián)。行譯碼器14通過每個集合的相應的選擇柵極線23提供選擇信號S0、S1、S2、S3。在每個邏輯行25中，第一行25a的選擇信號S0、S1、S2、S3和第二行25b的選擇信號S0、S1、S2、S3相同。因此，邏輯存儲器單元11耦合到相應的選擇柵極線23，從而使得相應的直接存儲器單元Ila和互補存儲器單元Ilb在其選擇柵極端子Ts處接收相同的選擇信號S0、S1、S2、S3。[0042]如之前已經(jīng)提到的，上述非易失性存儲器陣列對于M個邏輯存儲器單元的每個簇來說，需要M/2個位線(在所描述的實施方式中，對于4個邏輯存儲器單元的每個簇來說，需要2個位線)。相比之下，已知的單多晶硅層的存儲器陣列對于每對邏輯存儲器單元來說，需要2個位線。位線的總數(shù)顯著地減少了，并且由列地址的需要造成的單元間距的限制減弱了。
[0043]因為與位線的連接，存儲器陣列可以方便地構造為棋盤式編程的直接和互補存儲器單元。該特征使得存儲器陣列的工廠測試能夠有效，例如，在EwS(“電晶片分類”)期間。
【權利要求】
1.一種非易失性存儲器器件，包括: 存儲器陣列(12)，包括布置在至少一個邏輯行(20)中的多個非易失性邏輯存儲器單元(11)，所述邏輯行(20)包括共用共同的控制線(22)的第一行(20a)和第二行(20b)； 多個位線(BLJa、BLJb)； 其中每個邏輯存儲器單元(11)包括被配置為存儲相應的第一邏輯值的直接存儲器單元(Ila)和被配置為存儲相應的第二邏輯值互補存儲器單元(11b)，所述第二邏輯值與存儲在同一邏輯存儲器單元(11)的所述直接存儲器單元(Ila)中的所述第一邏輯值互補； 并且其中每個邏輯存儲器單元(11)的所述直接存儲器單元(Ila)和所述互補存儲器單元(Ilb)耦合到相應的分離的位線(BLJa、BLJb)，并且被放置為一個在相應的邏輯行(20)的所述第一行(20a)中，并且另一個在相應的邏輯行(20)的所述第二行(20b)中。
2.根據(jù)權利要求1所述的存儲器器件，其中所述邏輯存儲器單元(11)進一步布置在簇(25a)中，每個簇至少包括第一子簇(25a)和第二子簇(25b);并且其中每個邏輯存儲器單元(11)具有相應的直接存儲器單元(Ila)和互補存儲器單元(11b)，一個在相應的簇(25a)的所述第一子簇(25a)中，并且另一個在相應的簇(25a)的所述第二子簇(25b)中。
3.根據(jù)權利要求2所述的存儲器器件，其中在每個簇中，在所述第一子簇(25a)中的所述直接存儲器單元(Ila)和所述互補存儲器單元(Ilb)均耦合到第一位線(BLJa)，并且在所述第二子簇(25b)中的所述直接存儲器單元(Ila)和所述互補存儲器單元(Ilb)均耦合到第二位線(BLJb)。
4.根據(jù)權利要求3所述的存儲器器件，其中每個簇(25)包括數(shù)量M的邏輯存儲器單元(11)，并且由M/4個第一位線(BLJa)和M/4個第二位線(BLJb)服務。
5.根據(jù)權利要求4所述的存儲器器件，其中每個簇包括第一邏輯存儲器單元、第二邏輯存儲器單元、第三邏輯存儲器單元和第四邏輯存儲器單元(11);所述第一邏輯存儲器單元和所述第二邏輯存儲器單元(11)具有相應的耦合到相應的第一位線(BJa)的直接存儲器單元(Ila)和耦合到相應的第二位線(BLJb)的互補存儲器單元(Ilb);所述第三邏輯存儲器單元和所述第四邏輯存儲器單元(11)具有相應的耦合到相應的第二位線(BJb)的直接存儲器單元(Ila)和耦合到相應的第一位線(BLJa)的互補存儲器單元(11b)。
6.根據(jù)權利要求2至5中的任一項所述的存儲器器件，其中所述直接存儲器單元(Ila)耦合到相應的第一位控制線(BKd、BNKd)，并且所述互補存儲器單元(Ilb)耦合到相應的互補的第二位控制線(BKc、BNKc)。
7.根據(jù)權利要求2至5中的任一項所述的存儲器器件，其中每個簇(25)耦合到至少一個相應的選擇柵極線(23)的集合。
8.根據(jù)權利要求7所述的存儲器器件，其中屬于同一簇(25)、并且屬于所述第一行(25a)的直接存儲器單元(Ila)和互補存儲器單元(Ilb)耦合到選擇柵極線(23)的第一集合，并且屬于同一簇(25)、并且屬于所述第二行(25b)的存儲器單元(Ila)和互補存儲器單元(Ilb)耦合到選擇柵極線(23)的第二集合。
9.根據(jù)權利要求2至8中的任一項所述的存儲器器件，包括列譯碼器(15)，被配置為同時選擇或同時取消選擇連接到同一邏輯存儲器單元(11)的所述直接存儲器單元(Ila)和所述互補存儲器單元(Ilb)的每個第一位線(BLJa)和第二位線(BLJb)。
10.根據(jù)權利要求2至9中的任一項所述的存儲器器件，其中在同一簇(25)中的邏輯存儲器單元(11)由以相等間隔彼此分離的列地址進行標識。
11.根據(jù)前述任一項權利要求所述的存儲器器件，其中在每個邏輯行(20)中的邏輯存儲器單元(11)的所述直接存儲器單元(Ila)和所述互補存儲器單元(Ilb)分別被布置為在所述第一行(20a)和所述第二行(20b)中的一個行中和在所述第一行(20a)和所述第二行(20b)中的另一個行中。
【文檔編號】G11C16/06GK103578545SQ201310332499
【公開日】2014年2月12日 申請日期:2013年7月30日 優(yōu)先權日:2012年7月31日
【發(fā)明者】F·德桑蒂斯, M·帕索蒂, A·拉爾 申請人:意法半導體股份有限公司, 意法半導體有限公司