使用比特誤差的下邊界的電力節(jié)約技術(shù)的制作方法
【專(zhuān)利摘要】本發(fā)明涉及使用比特誤差的下邊界的電力節(jié)約技術(shù)。獲得讀回比特序列以及電荷約束信息。至少部分地基于讀回比特序列和電荷約束信息來(lái)確定與讀回比特序列相關(guān)聯(lián)的若干比特誤差的下邊界。比較下邊界和與誤差校正解碼器相關(guān)聯(lián)的誤差校正能力閾值。如果下邊界大于或等于誤差校正能力閾值，則預(yù)測(cè)誤差校正解碼失敗，并且響應(yīng)于預(yù)測(cè)來(lái)配置組件以節(jié)約電力。
【專(zhuān)利說(shuō)明】使用比特誤差的下邊界的電力節(jié)約技術(shù)
其它申請(qǐng)的交叉引用
[0001]本申請(qǐng)要求2012年6月5日提交的、標(biāo)題為“BOUNDING THE BIT-ERRORS ANDEARLY DECODER TERMINATION FOR CHARGE-CONSTRAINED OR CHARGE-KNOWN DATA-SEQUENCESIN NAND FLASH STORAGE DEVICES”的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)N0.61/655，817 (代理人案卷號(hào)LINKP123+)的優(yōu)先權(quán)，其出于所有目的在這里通過(guò)引用被并入。
【技術(shù)領(lǐng)域】
本發(fā)明涉及固態(tài)存儲(chǔ)器中的電力節(jié)約技術(shù)。
【背景技術(shù)】
[0002]固態(tài)存儲(chǔ)器，諸如NAND閃存，經(jīng)常用于移動(dòng)設(shè)備。在移動(dòng)系統(tǒng)中，節(jié)省電力是重要的，因?yàn)殡姵靥峁┦芟藁蛴邢蘖康碾娏?。能夠?jié)省電力的新的固態(tài)存儲(chǔ)控制器將是想要的。

【發(fā)明內(nèi)容】

根據(jù)本發(fā)明的第一方面，一種系統(tǒng)，其包括:1/0接口，其被配置為獲得讀回比特序列；以及解碼失敗預(yù)測(cè)器，其被配置為:獲得電荷約束信息；至少部分地基于讀回比特序列和電荷約束信息，來(lái)確定與讀回比特序列相關(guān)聯(lián)的若干比特誤差的下邊界；比較下邊界和與誤差校正解碼器相關(guān)聯(lián)的誤差校正能力閾值；并且如果下邊界大于或等于誤差校正能力閾值，則:預(yù)測(cè)誤差校正解碼失?。徊⑶翼憫?yīng)于預(yù)測(cè)來(lái)配置組件以節(jié)約電力。
根據(jù)本發(fā)明的第二方面，一種方法，其包括:獲得讀回比特序列；獲得電荷約束信息；使用處理器以至少部分地基于讀回比特序列和電荷約束信息來(lái)確定與讀回比特序列相關(guān)聯(lián)的若干比特誤差的下邊界；使用處理器來(lái)比較下邊界和與誤差校正解碼器相關(guān)聯(lián)的誤差校正能力閾值；以及如果下邊界大于或等于誤差校正能力閾值，則:預(yù)測(cè)誤差校正解碼失?。徊⑶翼憫?yīng)于預(yù)測(cè)來(lái)配置組件以節(jié)約電力。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0003]本發(fā)明的各種實(shí)施例在下面的詳細(xì)描述和附圖中公開(kāi)。
[0004]圖1為示出了由固態(tài)存儲(chǔ)器中的一組單元所存儲(chǔ)的電壓電平的實(shí)施例的圖。
[0005]圖2為圖示了用于響應(yīng)于誤差校正解碼失敗預(yù)測(cè)來(lái)配置組件以節(jié)約電力的過(guò)程的實(shí)施例的流程圖。
[0006]圖3為圖示了用于確定下邊界的過(guò)程的實(shí)施例的流程圖。
[0007]圖4為示出了當(dāng)存在已知電荷約束時(shí)下邊界圖形的實(shí)施例的圖。
[0008]圖5為示出了當(dāng)存在有界電荷約束時(shí)下邊界圖形的實(shí)施例的圖。
[0009]圖6為示出了應(yīng)用RDS約束代碼的寫(xiě)入比特序列的實(shí)施例的圖。
[0010]圖7為示出了當(dāng)存在有界RDS電荷約束時(shí)下邊界圖形的實(shí)施例的圖。
[0011]圖8為示出了當(dāng)存在已知RDS電荷約束時(shí)下邊界圖形的實(shí)施例的圖。[0012]圖9為示出了存儲(chǔ)控制器的實(shí)施例的圖，所述存儲(chǔ)控制器使用下邊界以預(yù)測(cè)誤差校正解碼失敗，并相應(yīng)地配置組件以便節(jié)約電力。
【具體實(shí)施方式】
[0013]本發(fā)明可以以多種方式實(shí)現(xiàn)，包括作為過(guò)程、裝置、系統(tǒng)、物質(zhì)成分、嵌入在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)上的計(jì)算機(jī)程序產(chǎn)品、和/或處理器，諸如配置為執(zhí)行存儲(chǔ)在耦合到處理器的存儲(chǔ)器上和/或由其提供的指令的處理器。在本說(shuō)明書(shū)中，這些實(shí)現(xiàn)或本發(fā)明可采用的任何其它形式可稱(chēng)為技術(shù)?？偟膩?lái)說(shuō)，所公開(kāi)的過(guò)程的步驟的順序可在本發(fā)明的范圍內(nèi)被更改。除非另外聲明，被描述為配置為執(zhí)行任務(wù)的諸如處理器或存儲(chǔ)器之類(lèi)的組件可實(shí)現(xiàn)為暫時(shí)配置為在給定時(shí)刻執(zhí)行任務(wù)的通用組件，或被制造來(lái)執(zhí)行該任務(wù)的專(zhuān)門(mén)的組件。如在這里所使用，術(shù)語(yǔ)“處理器”指的是配置為處理諸如計(jì)算機(jī)程序指令之類(lèi)的數(shù)據(jù)的一個(gè)或多個(gè)設(shè)備、電路，和/或處理核。
[0014]在下面提供本發(fā)明的一個(gè)或多個(gè)實(shí)施例的詳細(xì)描述以及圖示了本發(fā)明原理的附圖來(lái)。雖然本發(fā)明連同這樣的實(shí)施例被描述，但本發(fā)明不限于任何實(shí)施例。本發(fā)明的范圍僅由權(quán)利要求來(lái)限定，且本發(fā)明包括多種可替換方案、修改和等同物。多種具體的細(xì)節(jié)在下面的描述中被陳述，以便提供對(duì)本發(fā)明的透徹理解。出于例子的目的而提供這些細(xì)節(jié)，并且本發(fā)明可根據(jù)權(quán)利要求來(lái)實(shí)踐，而沒(méi)有這些具體細(xì)節(jié)中的一些或全部。出于清楚的目的，與本發(fā)明相關(guān)的【技術(shù)領(lǐng)域】中已知的技術(shù)資料未被詳細(xì)描述，使得本發(fā)明不會(huì)不必要地模糊不清。
[0015]圖1為示出由固態(tài)存儲(chǔ)器中的一組單元所存儲(chǔ)的電壓電平的實(shí)施例的示圖。在所示出的例子中，有8個(gè)單元:C1至C8。單元存儲(chǔ)的電壓以升序示出在圖100中。組102(包括單元C3至C4和C6至C7)被寫(xiě)入I。如此，無(wú)論讀回什么值，那些單元實(shí)際存儲(chǔ)I。組104 (包括單元Cl至C2、C5和CS)被寫(xiě)入0，并且因而無(wú)論實(shí)際上讀回什么值，其真正存儲(chǔ)
O。圖150示出寫(xiě)入到單元Cl至C8的寫(xiě)入的比特序列(即，[O O I I O I I O])。
[0016]為讀取單元，讀取閾值(t)被選擇。在圖100中，示范性讀取閾值(106)具有單元C7和C3存儲(chǔ)的電壓之間的電壓。`具有低于該讀取閾值的電壓的單元被判讀為或讀取為1，而具有高于該讀取閾值的電壓的單元被判讀為或讀取為O。使用圖100中所示的示范性讀取閾值106，圖154示出了從單元Cl至CS讀回的比特序列。注意，針對(duì)單元C3的讀回值(158)為0，但寫(xiě)入值(156)為1，并且因而C3已被錯(cuò)誤地讀取。因而讀回比特序列154中的比特誤差數(shù)為I (即，單元C3)。
[0017]寫(xiě)入比特序列的電荷定義為N】—，其中N1為寫(xiě)入比特序列中(例如，實(shí)
際或?qū)懭氲?I的數(shù)目，而Ntl為寫(xiě)入比特序列中(例如，實(shí)際或?qū)懭氲?0的數(shù)目。換句話說(shuō)，電荷為相對(duì)于平衡序列(例如，具有Cw = O的序列)超過(guò)的I的數(shù)目。(自然地，電荷可以可替換地定義為超過(guò)的O的數(shù)目，而當(dāng)電荷被定義為超過(guò)的O的數(shù)目的情況時(shí)，在這里
所描述的技術(shù)也適用。)對(duì)于寫(xiě)入比特序列152，電荷為Cw=
[0018]對(duì)于讀回比特序列，讀回I的數(shù)目和讀回O的數(shù)目為讀取閾值t的函數(shù)。因此，讀回比特序列的電荷為t的函數(shù):C(t)= Νι(0~Νο(0(I)

2
其中t為讀取閾值，N1(T)為使用該讀取閾值t讀回I的數(shù)目，而Ntl⑴為使用該讀取閾值t讀回O的數(shù)目。
[0019]在下面描述的一些實(shí)施例中，讀取處理器(在該圖中未示出)得知已被電荷約束的寫(xiě)入比特序列的電荷。例如，這可能是由于在寫(xiě)入比特序列被存儲(chǔ)時(shí)該寫(xiě)入處理器也存儲(chǔ)電荷(其中保證電荷落在特定的限制或邊界內(nèi))，而讀取處理器(在該圖中未示出)獲取該存儲(chǔ)的電荷?；蛘?，該寫(xiě)入處理器可配置為總是用相同電荷來(lái)輸出寫(xiě)入比特序列(例如，其落在特定邊界內(nèi)或滿足某種限制)。這種類(lèi)型的系統(tǒng)在這里稱(chēng)為已知電荷約束系統(tǒng)。
[0020]在下面描述的一些實(shí)施例中，讀取處理器未得知寫(xiě)入比特序列的確切電荷，但得知電荷被保證位于其內(nèi)的某范圍。例如，寫(xiě)入處理器可配置為輸出具有特定范圍的電荷的寫(xiě)入比特序列。盡管對(duì)應(yīng)的讀取處理器可能未得知寫(xiě)入比特序列的確切電荷，但該讀取處理器將得知該電荷的邊界或范圍。這種類(lèi)型的系統(tǒng)在這里稱(chēng)為有界電荷約束系統(tǒng)。
[0021]下圖的圖描述了一些實(shí)施例，在其中下邊界用來(lái)預(yù)測(cè)誤差校正解碼過(guò)程是否將失敗，并且如果失敗的話，則組件被配置為節(jié)省電力。例如，該組件可為諸如低密度奇偶校驗(yàn)(LDPC)解碼器之類(lèi)的迭代誤差校正解碼器，其提前終止?；蛘?，該組件可與NAND閃存控制器和NAND閃存介質(zhì)之間的I/O總線相關(guān)聯(lián)(例如，其中NAND閃存控制器為第一半導(dǎo)體器件(有時(shí)稱(chēng)為“芯片”)，而該NAND閃存介質(zhì)為第二半導(dǎo)體器件)。
[0022]圖2為圖示了用于響應(yīng)于誤差校正解碼失敗的預(yù)測(cè)來(lái)配置組件以節(jié)省電力的過(guò)程的實(shí)施例的流程圖。在一些實(shí)施例中，該過(guò)程由與存儲(chǔ)控制器(例如NAND閃存控制器)相關(guān)聯(lián)的讀取控制器來(lái)執(zhí)行。在一些實(shí)施例中，該過(guò)程由半導(dǎo)體器件來(lái)執(zhí)行，諸如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)或?qū)Ｓ眉呻娐?ASIC)。
[0023]在200，讀回比特序列被獲得。在一些實(shí)施例中，一個(gè)或多個(gè)完整或整個(gè)的代碼字(codeword)在200被獲得。在一些實(shí)施例中，代碼字中的一個(gè)或多個(gè)段在200被獲得(例如，代碼字中的一個(gè)或多個(gè)結(jié)束段未被獲得和/或處理)。在一些實(shí)施例中，在200獲得的比特序列的長(zhǎng)度可取決于存儲(chǔ)控制器與存儲(chǔ)介質(zhì)之間的I/O總線的尺寸。在一個(gè)例子中，I/O總線為2，048比特寬，而代碼字為4，096位長(zhǎng)。這個(gè)例子中的代碼字可分解為兩個(gè)2，048比特的“塊(chunk) ”，并將需要兩個(gè)I/O傳輸。
[0024]在202，電荷約束信息被獲得。例如，在電荷被存儲(chǔ)的已知電荷約束系統(tǒng)中，寫(xiě)入比特序列的電荷從存儲(chǔ)器中獲得。可替換地，在有界電荷約束系統(tǒng)中，電荷的邊界被獲得。
[0025]在204，與讀回比特序列相關(guān)聯(lián)的若干比特誤差的下邊界至少部分地基于讀回比特序列和電荷約束信息來(lái)確定。另一種考慮該下邊界的方式為，在讀回比特序列中至少存在那許多實(shí)際的比特誤差，還可能更多。例如，讀回比特誤差分為兩類(lèi)。寫(xiě)入為I而讀回為O的比特稱(chēng)為O型誤差；寫(xiě)入為O而讀回為I的比特稱(chēng)為I型誤差。O型誤差的數(shù)目為eQ(T)，而I型誤差的數(shù)目Se1(T),其中這些誤差對(duì)讀取閾值的依賴(lài)被明確地陳述(即，eQ和eiSt的函數(shù))。如果I和O的實(shí)際的(例如，寫(xiě)入的)數(shù)目分別為NjP N。，則等式(I)可被重新寫(xiě)為:
【權(quán)利要求】
1.一種系統(tǒng)，其包括: I/o接口，其被配置為獲得讀回比特序列；以及 解碼失敗預(yù)測(cè)器，其被配置為: 獲得電荷約束信息； 至少部分地基于讀回比特序列和電荷約束信息，來(lái)確定與讀回比特序列相關(guān)聯(lián)的若干比特誤差的下邊界； 比較下邊界和與誤差校正解碼器相關(guān)聯(lián)的誤差校正能力閾值；并且 如果下邊界大于或等于誤差校正能力閾值，則: 預(yù)測(cè)誤差校正解碼失??；并且 響應(yīng)于預(yù)測(cè)來(lái)配置組件以節(jié)約電力。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 誤差校正解碼器包括以下中的一個(gè)或多個(gè):迭代誤差校正解碼器或低密度奇偶校驗(yàn)(LDPC)解碼器。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 系統(tǒng)包括半導(dǎo)體器件，所述半導(dǎo)體器件包括以下中的一個(gè)或多個(gè):現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)或?qū)Ｓ眉呻娐?ASIC)。
4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 讀回比特序列從以下中的一·個(gè)或多個(gè)讀回:固態(tài)存儲(chǔ)器或NAND閃存。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 確定下邊界包括確定是否存在已知電荷約束或有界電荷約束。
6.根據(jù)權(quán)利要求5所述的系統(tǒng)，其中， 如果存在已知電荷約束，則: 電荷約束信息包括對(duì)應(yīng)于讀回比特序列的寫(xiě)入比特序列的電荷(Cw);并且確定下邊界進(jìn)一步包括使用mk(t) = |c(t)-cw|，其中mk(t)為下邊界，而C(t)為讀回比特序列的電荷。
7.根據(jù)權(quán)利要求5所述的系統(tǒng)，其中， 如果存在有界電荷約束，則: 電荷約束信息包括邊界(N);并且確定下邊界進(jìn)一步包括使用]C(t) + N\ C{t)<-N mb(t)= O，其中mb(t)為下邊界，而C(t)為讀回比特序列的電
|C(0-A^| C(0 > N荷。
8.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 電荷約束信息與運(yùn)行數(shù)字和(RDS)相關(guān)聯(lián)。
9.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 配置組件以節(jié)約電力包括指揮誤差校正解碼器終止已經(jīng)在讀回比特序列上開(kāi)始的誤差校正解碼。
10.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 配置組件以節(jié)約電力包括指揮緩沖器丟棄讀回比特序列，其中誤差校正解碼器還未開(kāi)始處理讀回比特序列。
11.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 配置組件以節(jié)約電力包括指揮I/o接口取消讀取與讀回比特序列相關(guān)聯(lián)的段。
12.—種方法，其包括: 獲得讀回比特序列； 獲得電荷約束信息； 使用處理器以至少部分地基于讀回比特序列和電荷約束信息來(lái)確定與讀回比特序列相關(guān)聯(lián)的若干比特誤差的下邊界； 使用處理器來(lái)比較下邊界和與誤差校正解碼器相關(guān)聯(lián)的誤差校正能力閾值；以及 如果下邊界大于或等于誤差校正能力閾值，則: 預(yù)測(cè)誤差校正解碼失?。徊⑶? 響應(yīng)于預(yù)測(cè)來(lái)配置組件以節(jié)約電力。
13.根據(jù)權(quán)利要求12所述的方法，其中， 誤差校正解碼器包括以下中的一個(gè)或多個(gè):迭代誤差校正解碼器或低密度奇偶校驗(yàn)(LDPC)解碼器。
14.根據(jù)權(quán)利要求12所述的方法，其中， 確定下邊界包括確定是否存在已知電荷約束或有界電荷約束。
15.根據(jù)權(quán)利要求14所述的方法，其中， 如果存在已知電荷約束，則: 電荷約束信息包括對(duì)應(yīng)于讀回比特序列的寫(xiě)入比特序列的電荷(Cw);并且確定下邊界進(jìn)一步包括使用mk(t) = |C(t)-Cw|，其中mk(t)為下邊界，而C(t)為讀回比特序列的電荷。
16.根據(jù)權(quán)利要求14所述的方法，其中， 如果存在有界電荷約束，則: 電荷約束信息包括邊界(N);并且確定下邊界進(jìn)一步包括使用
【文檔編號(hào)】G11C16/34GK103714857SQ201310329027
【公開(kāi)日】2014年4月9日 申請(qǐng)日期:2013年6月4日 優(yōu)先權(quán)日:2012年6月5日
【發(fā)明者】A·蘇布拉馬尼安, F·K·H·李, J·貝羅拉多, X·唐, L·曾 申請(qǐng)人:Sk海尼克斯存儲(chǔ)技術(shù)公司