專利名稱：跟蹤位單元特性的sram延遲電路的制作方法
技術(shù)領(lǐng)域：
本公開涉及SRAM設(shè)備，尤其涉及用于生成跟蹤位單元特性并獨立于任何非單元設(shè)備的延遲的SRAM電路。
背景技術(shù)：
SRAM (靜態(tài)隨機存取存儲器)設(shè)備一般用于靜態(tài)存儲器存儲。每個位通常都存儲在具有四個晶體管的SRAM存儲單元中。兩個附加的存取晶體管用于在讀和寫操作過程中控制對存儲單元的存取。對單元的存取是由控制兩個存取晶體管的字線來使能的，這兩個存取晶體管又控制所述單元是否應(yīng)當(dāng)連接到用于傳輸用于讀和寫操作的數(shù)據(jù)的位線。在實現(xiàn)SRAM中必須處理的一個挑戰(zhàn)是解決在(I)開啟字線的時間與(2)準備好利 用感測放大器從位線讀出數(shù)據(jù)的時間之間發(fā)生的延遲。因為延遲可能基于任何數(shù)量的因素相對可變，所以需要用于生成延遲的某種類型的電路來通知感測放大器何時激發(fā)(fire)并讀取位線。目前的方法利用邏輯設(shè)備來生成延遲。不幸的是，邏輯設(shè)備經(jīng)受與SRAM單元設(shè)備不同的處理、電壓和溫度(PVT)變化。使用邏輯設(shè)備導(dǎo)致不是最優(yōu)的性能和更易于出現(xiàn)SRAM單元寫能力及穩(wěn)定性問題。

發(fā)明內(nèi)容
公開了用于生成跟蹤位單元特性并獨立于任何邏輯設(shè)備的延遲的SRAM電路。在第一方面，本發(fā)明提供了具有用于跟蹤SRAM位單元特性的延遲電路的SRAM設(shè)備，其中該延遲電路包括用于接收輸入信號的輸入節(jié)點；用于捕捉來自多個參考SRAM單元的參考電流的參考節(jié)點；具有由所述參考電流控制的放電率的電容網(wǎng)絡(luò)；及輸出延遲信號的輸出電路，其中所述延遲信號是由所述電容網(wǎng)絡(luò)的放電率控制的。在第二方面，本發(fā)明提供了在SRAM設(shè)備中生成延遲信號的方法，包括提供具有耦合到公共參考節(jié)點的多個參考單元的SRAM設(shè)備，其中所述多個參考單元配置成響應(yīng)于字線轉(zhuǎn)換(transition)而在所述公共參考節(jié)點生成參考電流；響應(yīng)于所述字線轉(zhuǎn)換而在所述公共參考節(jié)點生成參考電流；利用所述參考電流來指定到放電線上的電容網(wǎng)絡(luò)的放電率；響應(yīng)于所述放電線上的電壓電勢超出閾值電壓而激活輸出電路；及輸出延遲信號。在第三方面，本發(fā)明提供了用于在SRAM設(shè)備中生成延遲信號的系統(tǒng)，包括耦合到公共參考節(jié)點的多個參考單元，其中所述多個參考單元配置成響應(yīng)于字線轉(zhuǎn)換而在所述公共參考節(jié)點生成參考電流，而且其中該參考電流包括所述多個參考單元的平均特性；利用所述參考電流指定到放電線上的電容網(wǎng)絡(luò)的放電率的電路；響應(yīng)于所述放電線上的電壓電勢超過閾值電壓而被激活的輸出電路；及響應(yīng)于傳輸柵極晶體管(pass gatetransistor)被激活而輸出延遲信號的輸出節(jié)點。在第四方面，本發(fā)明提供了具有利用虛地跟蹤SRAM位單元特性的延遲電路的SRAM設(shè)備，其中所述延遲電路包括用于接收輸入信號的輸入節(jié)點；用于從多個參考SRAM單元捕捉參考電流的虛地節(jié)點；具有提供由所述參考電流控制的放電率的電容器對的電容網(wǎng)絡(luò)；及輸出延遲信號的輸出電流，其中所述延遲信號是由所述電容網(wǎng)絡(luò)的放電率控制的。本發(fā)明的例示性方面被設(shè)計成解決本文中描述的問題和沒有討論的其它問題。


根據(jù)以下結(jié)合附圖對本發(fā)明各方面的具體描述，本發(fā)明的這些及其它特征將更加
容易理解。圖I繪出了根據(jù)本發(fā)明實施方式的具有延遲電路的SRAM設(shè)備。圖2繪出了根據(jù)本發(fā)明實施方式的延遲電路。圖3繪出了根據(jù)本發(fā)明實施方式的用于獲得參考電流的兩種附加實施方式。 圖4繪出了根據(jù)本發(fā)明實施方式的延遲電路。圖5繪出了根據(jù)本發(fā)明實施方式的延遲電路。圖6繪出了根據(jù)本發(fā)明實施方式的延遲電路。圖7繪出了根據(jù)本發(fā)明實施方式的耦合到延遲電路的限制器。圖8繪出了根據(jù)本發(fā)明實施方式的顯示生成延遲信號的方法的流程圖。這些附圖僅僅是示意性的表示，而不是旨在描繪本發(fā)明的具體參數(shù)。附圖旨在繪出本發(fā)明的僅典型實施方式，因此不應(yīng)當(dāng)被認為是限制本發(fā)明的范圍。在附圖中，類似的編號表示類似的元件。
具體實施例方式圖I繪出了包括用于生成延遲信號16的延遲電路14的SRAM設(shè)備10，其中延遲信號16是輸入信號13的延遲版本。輸入信號13可以例如包括激活SRAM設(shè)備10上的讀和/或?qū)懖僮鞯臅r鐘轉(zhuǎn)換。延遲信號16中的延遲量基于從單元陣列12中的一組參考單元20 (即，位單元)獲得的參考電流i。應(yīng)當(dāng)指出，參考單元20不必在功能性單元陣列12中，而是可以駐留在其它地方，例如小的單獨的參考陣列。延遲電路14利用具有一個或多個電容器的電容網(wǎng)絡(luò)15來基于參考電流i生成放電。該放電控制延遲信號16中的延遲量。在本實施方式中，延遲信號16被提供給感測放大器18，來確定單元陣列12中的位線什么時候應(yīng)被讀取/寫入。然而，應(yīng)當(dāng)理解，延遲信號16可以用于任何目的，例如定義WL (字線)脈沖寬度、BL (位線)恢復(fù)激活，等等。由此，因為參考單元20可以簡單地實現(xiàn)為單元陣列12中一組額外的位單元或者實現(xiàn)為單獨的不同的陣列，所以這種方法提取SRAM設(shè)備特性來控制定時，而不需要修改設(shè)備本身的構(gòu)造布局。這組參考單元20可以例如包括16個或32個單元，從這些單元獲得平均或者參考電流i，由此從統(tǒng)計上來說消除了單元之間的性能變化。描述了用于獲得參考電流i的各種實施方式及各種延遲電路14。圖2繪出了包括四個部件的延遲電路50的例示性實施方式，這四個部件包括設(shè)備跟蹤偏置發(fā)生器22、放電網(wǎng)絡(luò)24、開關(guān)電容網(wǎng)絡(luò)26和閾值補償電路28。延遲電路50從一組參考單元42獲得參考電流30并生成延遲的波形40 (WLend),延遲的波形是字線或時鐘信號36 (CLK，WLstakt)的延遲版本。除延遲之外，延遲的波形40本質(zhì)上模擬設(shè)備中字線WLstakt的行為。在參考單元42中，字線VDDw及位線VDDbi和位線VDDb2都設(shè)置成VDD，而且從每個單元上的Ikead節(jié)點獲得電流。為了避免影響參考單元的SRAM特性,參考單元42中的信號可以利用對參考和功能性SRAM單元公共的現(xiàn)有單元信號來設(shè)置，而沒有附加的金屬線或者通孔。這允許提取SRAM設(shè)備特性，而不修改參考SRAM單元的構(gòu)造布局。設(shè)備跟蹤偏置發(fā)生器22包括從參考單元42接收參考電流30并生成偏置34的電流鏡32。然后，該偏置34被饋送到放電網(wǎng)絡(luò)24中，當(dāng)時鐘信號36上升時，放電網(wǎng)絡(luò)24把該偏置信號釋放到開關(guān)電容網(wǎng)絡(luò)26中的放電線(DL)節(jié)點38上。偏置34確定用于DL節(jié)點38通過放電網(wǎng)絡(luò)24的放電率。當(dāng)CLK 36為低時，閾值補償電路28通過把DL節(jié)點38充電至逆變器46的閾值和進行自校準來工作，以便抵消設(shè)備不匹配和PVT引入的任何閾值變化。當(dāng)CLK 36為高時，DL節(jié)點38的充電停止，而且，當(dāng)DL電壓跨逆變器46的閾值放電時，閾值補償電路28生成
上升沿。
當(dāng)CLK 36轉(zhuǎn)換到高時，開關(guān)電容網(wǎng)絡(luò)26基于在CLK 36為低時生成的DL預(yù)充電電壓和Cboost與Csignal之比，在DL節(jié)點38上生成獨立于邏輯設(shè)備的電壓增量。實際上，開關(guān)電容網(wǎng)絡(luò)以Cboost和Csignal之間的比率把DL線上的電壓從逆變器46的閾值電壓升高到比逆變器46的閾值高的電壓。然后，DL節(jié)點38上的電壓增量通過放電網(wǎng)絡(luò)24釋放，并且當(dāng)該電壓增量變高到足以超過逆變器46的電壓閾值時打開閾值柵極44。閾值柵極44和逆變器46確保實際上獨立于PVT的延遲信號40 (WLend)具有對隨機設(shè)備變化的低靈敏性(B卩，上面描述過的自校準)。因而，延遲主要是由升壓生成的DL電壓、DL節(jié)點38上的電容和對DL節(jié)點38進行放電的參考電流的函數(shù)。在圖2的實施方式中，傳輸柵極(PG)配置用于獲得參考電流，即，電流是從每個單元中的傳輸柵極晶體管汲取的。更特別地，這種配置使用通過下拉(PD) FET和傳輸柵極(PG)FET的消耗電流(current-drain)(利用PG FET充當(dāng)電流限制器)。圖3繪出了用于從一組參考單元獲得參考電流并把該電流提供給偏置發(fā)生器的兩種替代性實施方式52、54。在實施方式52中，上拉(PU)配置是通過連接單元信號56而使用的，以便通過上拉(PU)FET和PG FET提供消耗電流(利用PU FET充當(dāng)電流限制器)。在實施方式54中，下拉配置是通過連接單元信號58來實現(xiàn)的，以便通過H)和PG FET提供消耗電流，其中PG FET利用高得多的電壓來進行門控，以便使TOFET成為電流限制器。應(yīng)當(dāng)指出，在這些實施方式的每一種當(dāng)中，都利用具有電流鏡的偏置發(fā)生器來生成偏置信號。然而，如在本文中所描述的，偏置發(fā)生器/電流鏡可以省略。還要指出，所例示的偏置發(fā)生器實施方式的每一個中的電流鏡可以以多種不同的方式實現(xiàn)，例如，級聯(lián)等，而且可以在不使用的時候斷電。此外，偏置發(fā)生器可以用于控制其它的SRAM輔助功能，例如寫輔助、讀輔助，等等。圖4繪出了延遲電路的替代性實施方式60。在這種實施方式中，使用了兩個偏置發(fā)生器，即I3U-BIAS發(fā)生器62和PG-BIAS發(fā)生器64。放電網(wǎng)絡(luò)66與圖2實施方式相比有所改變，以便允許寫操作的適當(dāng)建模，其中PU-BIAS發(fā)生器62控制上拉特性。與門72用于把上拉偏置限制到僅寫操作。對于讀操作，使用PG-BIAS發(fā)生器64。開關(guān)電容網(wǎng)絡(luò)68和閾值補償電路70與圖2中所描述的相同。圖5繪出了延遲電路的另一種實施方式80。在本實施方式中，參考電流82(IKead)象圖2中那樣從下拉(PD) FET和傳輸柵極(PG) FET流出來。然而，電流82作為虛地(V_VSS)被直接饋送到延遲電路80中。因而，V_VSS構(gòu)成通過SRAM單元的TO/PG FET完全放電的電源，由此控制兩個Csignal電容器的放電率并從而控制延遲輸出。圖6繪出了延遲電路的又一種實施方式90。除偏置發(fā)生器/電流鏡和放電網(wǎng)絡(luò)被有效地消除了之外，這種實施方式與圖2所示的類似。代替地，參考電流92直接連接到DL節(jié)點，而時鐘信號(CLK)充當(dāng)用于參考單元的字線94。圖7繪出了一種系統(tǒng)，其中基于SRAM的延遲電路100 (如在本文中所描述的)與限制器102耦合(B卩，相與)，以便把延遲量設(shè)置成不小于最小脈沖寬度(PW)。限制器102可以由例如把最小延遲設(shè)置在設(shè)備的高壓角落的邏輯設(shè)備構(gòu)成。圖8繪出了用于實現(xiàn)本發(fā)明實施方式的方法的流程圖。在SI，SRAM設(shè)備利用一排(即，多個)參考單元配置，其中參考單元耦合到公共參考節(jié)點，以便提供參考電流。在S2，響應(yīng)于字線轉(zhuǎn)換而生成參考電流。在S3，該參考電流用于指定從電容網(wǎng)絡(luò)到放電線的放電率。在S4,當(dāng)放電量超過閾值電壓時,激活傳輸柵極晶體管。最后,在S5,響應(yīng)于傳輸柵極晶體管的激活而生成延遲信號。盡管在本文中已經(jīng)例示和描述了具體的實施方式，但是本領(lǐng)域普通技術(shù)人員都將·認識到，被認為能獲得相同目的的任何布置都可以替換所示出的具體實施方式
，而且本發(fā)明具有在其它環(huán)境中的其它應(yīng)用。本申請旨在覆蓋本發(fā)明的任何修改或變體。以下權(quán)利要求絕不旨在把本發(fā)明的范圍限制到本文中所描述的具體實施方式
。
權(quán)利要求
1.一種具有用于跟蹤SRAM位單元特性的延遲電路的SRAM設(shè)備，其中，所述延遲電路包括 用于接收輸入信號的輸入節(jié)點； 用于捕捉來自多個參考單元的參考電流的參考節(jié)點； 具有由所述參考電流控制的放電率的電容網(wǎng)絡(luò)；及 輸出延遲信號的輸出電路，其中，該延遲信號由所述電容網(wǎng)絡(luò)的所述放電率控制。
2.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述輸入信號包括時鐘轉(zhuǎn)換。
3.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述參考電流是利用選自以下的一種配置從所述多個參考單元捕捉的傳輸柵極配置；上拉配置；及下拉配置。
4.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述參考電流輸入到具有電流鏡的偏置發(fā)生器中。
5.如權(quán)利要求4所述的SRAM設(shè)備，其中，所述偏置發(fā)生器把偏置輸出到耦合于所述電容網(wǎng)絡(luò)的放電網(wǎng)絡(luò)，其中，該偏置指定所述電容網(wǎng)絡(luò)的放電率。
6.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述電容網(wǎng)絡(luò)包括升壓電容器和信號電容器，并基于所述升壓電容器和所述信號電容器之比在放電線上生成獨立于邏輯的電壓增量。
7.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述輸出電路包括傳輸柵極晶體管，該傳輸柵極晶體管響應(yīng)于在所述放電線上電壓閾值被超過而打開。
8.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述參考電流用作虛地，來控制電容器對的放電。
9.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述參考電流被提供給用于控制寫操作的上拉偏置發(fā)生器和用于控制讀操作的傳輸柵極偏置發(fā)生器。
10.如權(quán)利要求I所述的SRAM設(shè)備，其中，所述參考電流被直接提供給電容網(wǎng)絡(luò)中的放電線。
11.一種在SRAM設(shè)備中生成延遲信號的方法,包括 提供具有耦合到公共參考節(jié)點的多個參考單元的SRAM設(shè)備，其中，所述多個參考單元配置成響應(yīng)于字線轉(zhuǎn)換而在所述公共參考節(jié)點生成參考電流； 響應(yīng)于所述字線轉(zhuǎn)換而在所述公共參考節(jié)點生成所述參考電流； 利用所述參考電流來指定到放電線上的電容網(wǎng)絡(luò)的放電率； 響應(yīng)于所述放電線上的電壓電勢超過閾值電壓而激活輸出電路；及 輸出延遲信號。
12.如權(quán)利要求11所述的方法，還包括利用選自以下的一種配置來捕捉來自所述多個參考單元的所述參考電流傳輸柵極配置；上拉配置；及下拉配置。
13.如權(quán)利要求11所述的方法，還包括把所述參考電流輸入到具有電流鏡的偏置發(fā)生器中。
14.如權(quán)利要求13所述的方法，還包括根據(jù)需要給所述電流鏡上電或斷電，以便生成所述延遲信號。
15.如權(quán)利要求11所述的方法，其中，所述電容網(wǎng)絡(luò)包括升壓電容器和信號電容器，并基于所述升壓電容器和所述信號電容器之比在所述放電線上生成獨立于邏輯的電壓增量。
16.如權(quán)利要求11所述的方法，還包括把所述參考電流用作虛地，來控制電容器對的放電。
17.如權(quán)利要求11所述的方法，還包括把所述參考電流提供給用于控制寫操作的上拉偏置發(fā)生器和用于控制讀操作的傳輸柵極偏置發(fā)生器。
18.如權(quán)利要求11所述的方法，還包括把所述參考電流直接提供給所述電容網(wǎng)絡(luò)中的所述放電線。
19.一種用于在SRAM設(shè)備中生成延遲信號的系統(tǒng),包括 耦合到公共參考節(jié)點的多個參考單元，其中，所述多個參考單元配置成響應(yīng)于字線轉(zhuǎn)換而在所述公共參考節(jié)點生成參考電流，其中，該參考電流包括所述多個參考單元的平均特性； 利用所述參考電流指定到放電線上的電容網(wǎng)絡(luò)的放電率的電路； 響應(yīng)于所述放電線上的放電量超過閾值電壓而激活的傳輸柵極晶體管；及 響應(yīng)于所述放電線上的電壓電勢超過閾值電壓而激活的輸出電路。
20.如權(quán)利要求19所述的系統(tǒng)，其中，所述參考電流是利用選自以下的一種配置從所述多個參考單元捕捉的傳輸柵極配置；上拉配置；及下拉配置。
21.如權(quán)利要求19所述的系統(tǒng)，還包括利用電流鏡把所述參考電流轉(zhuǎn)換成偏置的偏置發(fā)生器。
22.如權(quán)利要求19所述的系統(tǒng)，其中，所述輸出電路包括閾值補償電路。
23.如權(quán)利要求22所述的系統(tǒng)，其中，所述閾值補償電路把來自所述電容網(wǎng)絡(luò)的放電線升壓參考到降低壓力電壓和溫度(PVT)特性的閾值。
24.如權(quán)利要求19所述的系統(tǒng)，其中，所述多個參考單元與所述SRAM設(shè)備上的一組功能單元在構(gòu)造布局上是基本上相同的。
25.—種具有延遲電路的SRAM設(shè)備，該延遲電路利用虛地來跟蹤SRAM位單元特性，其中，所述延遲電路包括 用于接收輸入信號的輸入節(jié)點； 用于從多個參考SRAM單元捕捉參考電流的虛地節(jié)點； 具有電容器對的電容網(wǎng)絡(luò)，該電容器對提供由所述參考電流控制的放電率；及 輸出延遲信號的輸出電路，其中，所述延遲信號由所述電容網(wǎng)絡(luò)的所述放電率控制。
全文摘要
一種跟蹤位單元特性的SRAM延遲電路(14)。公開了一種電路，包括用于接收輸入信號(13)的輸入節(jié)點；用于捕捉來自多個參考單元(12)的參考電流的參考節(jié)點(20)；具有由所述參考電流控制的放電的電容網(wǎng)絡(luò)(15)；及輸出具有延遲(16)的所述輸入信號的輸出電路，其中所述延遲由所述電容網(wǎng)絡(luò)(15)的所述放電控制。
文檔編號G11C7/22GK102687203SQ201080047089
公開日2012年9月19日 申請日期2010年9月8日 優(yōu)先權(quán)日2009年10月19日
發(fā)明者G·M·布拉瑟拉斯, H·皮洛, I·阿瑟沃斯基, R·M·郝爾 申請人:國際商業(yè)機器公司