專利名稱：具有使電特性發(fā)生變化的電路的半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導體存儲器中具有在被模塑(molded)的狀態(tài)下能夠識別正常進行熔絲熔斷的功能的半導體存儲器。
以往，有根據(jù)熔絲熔斷能夠進行內(nèi)部電源電位的調(diào)整和向冗余存儲單元進行置換的半導體存儲器。
下面說明以往的具有能夠置換的冗余電路的半導體存儲器結(jié)構(gòu)的一例。
圖20所示的以往的半導體存儲器2000具有存儲塊#1，冗余存儲陣列#11，主譯碼電路2，冗余譯碼電路3，以及冗余比較電路4。
存儲塊#1在字線和位線的交點上配置著未圖示的多個存儲單元。
主譯碼器電路2是選擇存儲塊#1的存儲單元的電路，具有列譯碼電路以及行譯碼電路。
冗余存儲陣列#11具有未圖示的多個冗余存儲單元。
冗余譯碼電路3是用于選擇冗余存儲陣列#11的存儲單元的電路，具有列譯碼電路以及行譯碼電路。
冗余比較電路4為了把有缺陷的存儲單元(以下稱為不良單元)置換為冗余存儲單元，進行主譯碼器電路2以及冗余譯碼電路3的控制。
以上那樣構(gòu)成的半導體存儲器2000在晶片加工過程中，當在存儲塊#1中發(fā)現(xiàn)不良單元時，按照以下的順序進行置換。
了解不良單元的地址(以下稱為不良地址)，檢查能否進行與冗余存儲單元的置換。如果能夠置換，實施熔斷冗余比較電路4的相當于該不良地址的部分的多晶硅熔絲的操作。
在結(jié)束了這樣的操作以后，經(jīng)過保護膜形成過程，僅把在最終選擇測試中合格的產(chǎn)品作為成品出廠。
由此，在選擇不良單元時，通過冗余比較電路4控制主譯碼電路2以及冗余譯碼電路3，選擇置換了的冗余存儲單元。
然而，在制造之后，在半導體存儲器2000的不良分析以及進行評價方面，了解熔絲熔斷是正?；蛘呤遣涣贾陵P(guān)重要。然而，在以往的半導體存儲器2000中，了解熔絲熔斷是否正常需要打開封裝使用電子顯微鏡進行檢查。
還有，由于在被模塑的狀態(tài)下不能夠區(qū)別是否正常地進行了熔絲熔斷，因此存在著即使沒有正常進行熔絲熔斷在最終選擇測試中也作為合格品而出廠的問題。
因此，本發(fā)明的目的在于提供能夠在被模塑的狀態(tài)下檢測是否正常地進行了熔絲熔斷的半導體存儲器。
本發(fā)明的半導體存儲器是能夠通過熔斷第1熔絲進行冗余性置換和內(nèi)部電源電位調(diào)整的半導體存儲器，具備外部連接端子、傳送從外部連接端子接收的信號或者把信號傳送到外部連接端子的第1信號線和根據(jù)第1熔絲的熔斷正?；蛘卟徽６沟?信號線的電特性發(fā)生變化的電路。
從而，本發(fā)明的主要優(yōu)點是，能夠根據(jù)熔絲熔斷的正常與否使外部連接端子的電特性發(fā)生變化。
本發(fā)明另一方案的半導體存儲器是能夠通過熔斷第1熔絲進行冗余性置換和內(nèi)部電源電位調(diào)整的半導體存儲器，具備發(fā)生用于把從存儲陣列讀出的信號輸出到外部的輸出控制信號的輸出控制信號發(fā)生電路、傳送輸出控制信號的第1信號線和根據(jù)第1熔絲的熔斷正常與否使第1信號線的電特性發(fā)生變化的電路。
從而，本發(fā)明的另一個優(yōu)點是能夠根據(jù)熔絲熔斷的正常與否使得控制數(shù)據(jù)輸出的輸出控制信號的狀態(tài)發(fā)生變化，由此，能夠使輸出數(shù)據(jù)發(fā)生變化。
圖1是示出本發(fā)明實施例1中的半導體存儲器100的基本構(gòu)成例的框圖。
圖2是示出本發(fā)明實施例1中的特性變化電路51的基本構(gòu)成的電路圖。
圖3是示出本發(fā)明實施例2中的半導體存儲器200的基本構(gòu)成例的框圖。
圖4是示出本發(fā)明實施例2中的特性變化電路52的基本構(gòu)成的電路圖。
圖5是示出本發(fā)明實施例3中的半導體存儲器300的基本構(gòu)成例的框圖。
圖6是示出本發(fā)明實施例3中的特性變化電路53的基本構(gòu)成的電路圖。
圖7是示出本發(fā)明實施例4中的半導體存儲器400的基本構(gòu)成例的框圖。
圖8是示出本發(fā)明實施例4中的特性變化電路54的基本構(gòu)成的電路圖。
圖9是示出本發(fā)明實施例5中的半導體存儲器500的基本構(gòu)成例的框圖。
圖10是示出本發(fā)明實施例5中的特性變化電路55的基本構(gòu)成的電路圖。
圖11是示出本發(fā)明實施例6中的半導體存儲器600的基本構(gòu)成例的框圖。
圖12是示出本發(fā)明實施例7中的半導體存儲器700的基本構(gòu)成例的框圖。
圖13是示出本發(fā)明實施例7中的特性變化電路57的基本構(gòu)成的電路圖。
圖14是示出本發(fā)明實施例8中的半導體存儲器800的基本構(gòu)成例的框圖。
圖15是示出本發(fā)明實施例8中的特性變化電路58的基本構(gòu)成的電路圖。
圖16是示出本發(fā)明實施例9中的半導體存儲器900的基本構(gòu)成例的框圖。
圖17是示出本發(fā)明實施例1中的特性變化電路59的基本構(gòu)成的電路圖。
圖18是示出本發(fā)明實施例10中的半導體存儲器1000的基本構(gòu)成例的框圖。
圖19是示出本發(fā)明實施例10中的特性變化電路60的基本構(gòu)成的電路圖。
圖20是示出以往的半導體存儲器2000的基本構(gòu)成例的框圖。
下面，使用


本發(fā)明的實施例。另外，相同的構(gòu)成要素上標注相同的符號或者相同的記號，不重復進行說明。(實施例1)下面說明本發(fā)明實施例1中的半導體存儲器100。
圖1所示的半導體存儲器100具備存儲塊#1、冗余存儲陣列#11、主譯碼器電路2、冗余譯碼電路3、冗余比較電路4、讀出放大器20、輸出控制電路21、輸出緩沖器22以及特性變化電路51。
讀出放大器20放大從存儲塊#1或者冗余存儲陣列#11讀出的信號。
輸出控制電路21，響應(yīng)從外部接收的輸出允許信號/OE，輸出H電平或者L電平的輸出控制信號OEM。將輸出控制信號OEM經(jīng)過信號線31傳送到輸出緩沖器22中。
輸出緩沖器22，響應(yīng)輸出控制信號OEM，把從讀出放大器20接受的信號輸出到對應(yīng)的數(shù)據(jù)輸入輸出端子DQ1,…,DQi(以下一律記為數(shù)據(jù)輸入輸出端子DQ)。具體地講，如果輸出控制信號OEM是H電平，則把從讀出放大器20接受的信號分別輸出到對應(yīng)的數(shù)據(jù)輸入輸出端子DQ。如果輸出控制信號OEM是L電平，不向數(shù)據(jù)輸入輸出端子DQ進行輸出。
把本發(fā)明實施例1的特性變化電路51連接到把輸出控制電路21和輸出緩沖器22進行連接的信號線31上。
下面，使用圖2說明本發(fā)明實施例1中的特性變化電路51的構(gòu)成。
圖2所示的特性變化電路51包括熔絲F1以及NMOS晶體管NT1。NMOS晶體管NT1和熔絲F1串連連接到作為與信號線31的連接節(jié)點的節(jié)點N1和接地電位VSS之間。
熔絲F1使用與包含在冗余比較電路4中未圖示的熔絲那樣的用于進行冗余性置換的熔絲相同的熔絲。NMOS晶體管NT1在柵電極接受控制晶片測試的晶片測試控制信號WT。
下面，說明圖1～圖2所示的本發(fā)明實施例1的半導體存儲器100的工作。另外，在實施例1中的晶片測試工序中，假設(shè)從外部輸入指定晶片測試的L電平的晶片測試控制信號。
首先說明晶片測試控制信號WT是L電平的情況(晶片測試工序)。
在這種情況下，特性變化電路51的NMOS晶體管NT1在柵電極上接收L電平的晶片測試控制信號WT成為非導通狀態(tài)。從而，輸出控制信號OEM經(jīng)過信號線31直接傳送到輸出緩沖器22中。
接著，說明在被模塑的狀態(tài)下把晶片測試控制信號WT設(shè)定為H電平的情況。
熔絲F1如前所述，是與為了向冗余存儲陣列#11進行置換而使用的包含在冗余比較電路4中的未圖示的熔絲相同的熔絲。從而，在正常進行熔絲熔斷的情況下，與冗余比較電路4內(nèi)的熔絲一起，熔絲F1也被熔斷。
其結(jié)果，在對于半導體存儲器100進行讀出工作(即，輸出控制信號OEM是H電平)時，數(shù)據(jù)輸入輸出端子DQ的各個電位對應(yīng)于所讀出的信號分別成為H電平或者L電平。
另一方面，在熔絲熔斷不良時，不僅冗余比較電路4內(nèi)的熔絲而且熔絲F1也不被熔斷。
其結(jié)果，在對于半導體存儲器100進行讀出工作的時候，輸出控制信號OEM始終為L電平，數(shù)據(jù)輸入輸出端子DQ始終保持高阻抗狀態(tài)。
即，如果依據(jù)具有本發(fā)明實施例1的特性變化電路51的半導體存儲器100，則根據(jù)熔絲熔斷的正常與否，能夠使芯片的電特性發(fā)生變化。進而，能夠從數(shù)據(jù)輸入輸出端子觀測這樣的電特性變化。其結(jié)果，即使在被模塑的狀態(tài)下也能夠檢測出是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例1中的半導體存儲器100并不限定于具有冗余存儲陣列，還可以是例如具有用熔絲熔斷來調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。(實施例2)下面，說明本發(fā)明實施例2中的半導體存儲器200。
圖3所示的半導體存儲器200具備存儲塊#1、冗余存儲陣列#11、主譯碼電路2、冗余譯碼電路3、冗余比較電路4、外圍電路5以及特性變化電路52。
外圍電路5包括未圖示的讀出放大器等。外圍電路5把從存儲塊#1，或者冗余存儲陣列#11讀出的信號輸出到I/O線32.1,…,32.i(以下，一律記為I/O線32)。數(shù)據(jù)輸入輸出端子DQ的各個電位根據(jù)對應(yīng)的I/O線32的電位變化。
本發(fā)明實施例2中的特性變化電路52連接到與數(shù)據(jù)輸入輸出端子DQi處于連接狀態(tài)的I/O線32.i上。
下面，說明本發(fā)明實施例2中的特性變化電路52的構(gòu)成。
圖4是示出本發(fā)明實施例2中的特性變化電路52的基本構(gòu)成的電路圖。圖4所示的特性變化電路52，包括熔絲F2以及NMOS晶體管NT2。熔絲F2和NMOS晶體管NT2串聯(lián)連接在作為與I/O線32.i的連接節(jié)點的節(jié)點N2和外部電源電位VCC之間。
熔絲F2是與包含在冗余比較電路4中的未圖示熔絲那樣的用于進行冗余性置換的熔絲相同的熔絲。NMOS晶體管NT2在柵電極接受控制晶片測試的晶片測試控制信號WT。
接著，說明圖3～圖4所示的本發(fā)明實施例2的半導體存儲器200的工作。另外，在實施例2的晶片測試工序中，假設(shè)從外部輸入指定晶片測試的L電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是L電平(晶片測試工序)的情況。
這時，特性變化電路52的NMOS晶體管NT2在柵電極接受L電平的晶片測試控制信號WT，成為非導通狀態(tài)。
接著，說明在被模塑的狀態(tài)下，把晶片測試控制信號WT設(shè)定為H電平的情況。
在正常進行熔絲熔斷的情況下，與冗余性置換使用的未圖示的熔絲一起特性變化電路52的熔絲F2也被熔斷，外部電源電位VCC以及節(jié)點N2成為非連接的狀態(tài)。從而，節(jié)點N2的電位不隨電特性變化電路52變化。
其結(jié)果，如果對于半導體存儲器200進行讀出工作，則數(shù)據(jù)輸入輸出端子DQi的電位對應(yīng)于讀出的信號D，成為H電平或者L電平。
另一方面，在熔絲熔斷不良的情況下，不僅冗余性置換用的未圖示的熔絲而且熔絲F2也不被熔斷。從而，外部電源電壓VCC和節(jié)點N2成為電連接的狀態(tài)，I/O線32.i的電位，根據(jù)外部電源電壓VCC，固定在H電平上。其結(jié)果，數(shù)據(jù)輸入輸出端子DQi的電位始終成為H電平。
即，如果依據(jù)本發(fā)明實施例2的具有特性變化電路52的半導體存儲器200，則根據(jù)熔絲熔斷的正常與否，能夠使來自數(shù)據(jù)輸入輸出端子的輸出信號發(fā)生變化。從而，即使在被模塑的狀態(tài)下也能夠檢測是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例2中的半導體存儲器200并不限于具有冗余存儲陣列的存儲器，也可以是例如具有使用熔絲熔斷來調(diào)整內(nèi)部電源電位的內(nèi)部電源電路發(fā)生電路這樣的半導體存儲器。
還有，特性變化電路52，也可以連接在與數(shù)據(jù)輸入輸出端子DQi以外的數(shù)據(jù)輸入輸出端子的任一個連接的I/O線32上。(實施例3)下面說明本發(fā)明實施例3中的半導體存儲器300。
圖5所示的半導體存儲器300具有存儲塊#1、冗余存儲陣列#11、主譯碼電路2、冗余譯碼電路3、冗余比較電路4、外圍電路5以及特性變化電路53。
從存儲塊#1或者冗余存儲陣列#11讀出的信號經(jīng)過對應(yīng)的I/O線32分別被輸出到數(shù)據(jù)輸入輸出端子DQ上。
本發(fā)明實施例3中的特性變化電路53連接到與數(shù)據(jù)輸入輸出端子DQi處于連接狀態(tài)的I/O線32.i上。
下面，說明本發(fā)明實施例3中的特性變化電路53的構(gòu)成。
圖6是示出本發(fā)明實施例3中的特性變化電路53的基本構(gòu)成的電路圖。圖6所示的特性變化電路53包括熔絲F3以及NMOS晶體管NT3。熔絲F3和NMOS晶體管NT3串聯(lián)連接到作為與I/O線32.i的連接節(jié)點的節(jié)點N3和接地電位VSS之間。
熔絲F3是和包含在冗余比較電路4中的未圖示的熔絲那樣用于進行冗余性置換的熔絲相同的熔絲。NMOS晶體管NT3在其柵電極接受控制晶片測試的晶片測試控制信號WT。
下面，說明圖5～圖6所示的本發(fā)明實施例3的半導體存儲器300的工作。另外，在實施例3中的半導體晶片測試工序中，假設(shè)從外部輸入指定晶片測試的L電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是L電平的情況(晶片測試工序)。
在這種情況下，特性變化電路53的NMOS晶體管NT3在柵電極接受L電平的晶片測試控制信號WT，成為非導通狀態(tài)。
接著，說明在被模塑的狀態(tài)下把晶片測試控制信號設(shè)定為H電平的情況。
在正常地進行熔絲熔斷的情況下，與冗余性置換用的未圖示的熔絲一起特性變化電路53的熔絲也被熔斷，節(jié)點N3和接地電位VSS成為非連接狀態(tài)。從而，節(jié)點N3的電位不根據(jù)特性變化電路53而變化。
其結(jié)果，如果對于半導體存儲器300進行讀出工作，則數(shù)據(jù)輸入輸出端子DQi的電位對應(yīng)讀出的信號D，成為H電平或者L電平。
另一方面，在熔絲熔斷不良的情況下，不僅冗余性置換用的未圖示的熔絲而且熔絲F3也不被熔斷。節(jié)點N3和接地電位VSS成為電連接狀態(tài)。從而，I/O線32.i的電位根據(jù)接地電位VSS固定在L電平上。其結(jié)果，數(shù)據(jù)輸入輸出端子DQi的電位始終為L電平。
即，如果依據(jù)本發(fā)明實施例3的具有特性變化電路53的半導體存儲器300，則根據(jù)熔絲熔斷的正常與否，能夠使來自數(shù)據(jù)輸入輸出端子的輸出信號發(fā)生變化。從而，既使在被模塑的狀態(tài)下也能夠檢測是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例3中的半導體存儲器300并不限定于具有冗余存儲陣列的存儲器，也可以是具有用熔絲熔斷來調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。
另外，特性變化電路53可以構(gòu)成為連接到與數(shù)據(jù)輸入輸出端子DQi以外的數(shù)據(jù)輸入輸出端子處于連接關(guān)系的I/O線32上。(實施例4)下面說明本發(fā)明實施例4中的半導體存儲器400。
圖7所示的半導體存儲器400具有存儲塊#1、冗余存儲陣列#11、主譯碼電路2、冗余譯碼電路3、冗余比較電路4、外圍電路5以及特性變化電路54。
外圍電路5與外部連接端子A1,…,Ai連接。
本發(fā)明實施例4中的特性變化電路54用信號線33與任一個外部連接端子(圖7中是Ai)進行連接。進而，特性變化電路54用信號線34和外圍電路5連接。
下面，說明本發(fā)明實施例4中的特性變化電路54的構(gòu)成。
圖8是示出本發(fā)明實施例4的特性變化電路54的基本構(gòu)成的電路圖。圖8所示的特性變化電路54包括熔絲F4,NMOS晶體管NT4，電阻R1，以及反相電路I1和12。
熔絲F4,NMOS晶體管NT4，以及電阻R1串聯(lián)連接在作為和信號線33以及特性變化電路54的連接節(jié)點的節(jié)點N4以及接地電位VSS之間。另外，外部連接端子Ai和信號線33相連接。
進而，在節(jié)點N4和作為與特性變化電路54及信號線34的連接節(jié)點的節(jié)點N5之間，串連連接反相電路I1以及反相電路I2。另外，信號線34和外圍電路5相連接。
熔絲F4是與包含在冗余比較電路4中的未圖示的熔絲那樣用于進行冗余性置換的熔絲相同的熔絲。NMOS晶體管NT4在其柵電極接受控制晶片測試的晶片測試控制信號WT。
下面，說明圖7～圖8所示的本發(fā)明實施例4的半導體存儲器400的工作。另外，在實施例4中的半導體晶片測試工序中，假設(shè)從外部輸入指定晶片測試的L電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是L電平的情況(晶片測試工序)。
在這種情況下，特性變化電路54的NMOS晶體管NT4在柵電極接受L電平的晶片測試控制信號WT，成為非導通狀態(tài)。
其次，說明在被模塑的狀態(tài)下把晶片測試控制信號WT設(shè)定為H電平的情況。
在正常地進行熔絲熔斷的情況下，與冗余性置換用的未圖示熔絲一起特性變化電路54的熔絲也被熔斷，節(jié)點N4與電阻R1成為非連接狀態(tài)。從而，節(jié)點N4的電位不隨特性變化電路54變化。
另一方面，在熔絲熔斷不良的情況下，與冗佘性置換用的未圖示熔絲一起熔絲F4也不被熔斷。從而，節(jié)點N4和電阻R1成為電連接狀態(tài)。
這里，從外部連接端子Ai供給測試用的電流IO(或者電壓)，進行檢測外部連接端子Ai的電位、電流的變化的IF測試。
在熔絲熔斷不良的情況下，經(jīng)過信號線33，從節(jié)點N4向電阻R1流過電流I0。由此，節(jié)點N4的電位成為處于H電平和L電平之間的中間電位。由此，在反相電路11以及12中，產(chǎn)生貫通電流。其結(jié)果，由外部連接端子Ai檢測出的電流值(或者電壓值)超過預定的規(guī)定值。
另一方面，在正常地進行了熔絲熔斷的情況下，節(jié)點N4的電位成為H電平或者L電平。在反相電路11以及12中，不發(fā)生貫通電流。從而，由外部連接端子Ai檢測出的電流值(或者電壓值)處在預定的規(guī)定值范圍內(nèi)。
即，如果依據(jù)本發(fā)明實施例4的具有特性變化電路54的半導體存儲器400，則根據(jù)熔絲熔斷的正常與否，能夠使在外部連接端子外觀測的電流值或者電壓值發(fā)生變化。從而，即使在被模塑的狀態(tài)下也能夠檢測是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例4中的半導體存儲器400不限于具備冗余存儲陣列的存儲器，也可以是例如具有用熔絲熔斷來調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。
另外，在半導體存儲器400中，還設(shè)立了例如響應(yīng)地址信號輸出特定的測試信號的電路(后述的測試信號發(fā)生電路7)，如果根據(jù)晶片測試控制信號WT和特定的測試信號使得NMOS晶體管NT4成為導通狀態(tài)，則在對應(yīng)于特定的測試信號的測試模式時，能夠檢測出是否熔斷了熔絲。(實施例5)下面說明本發(fā)明實施例5中的半導體存儲器500。
圖9所示的半導體存儲器500具備存儲塊#1、冗余存儲陣列#11、主譯碼電路2、冗余譯碼電路3、冗余比較電路4、外圍電路5以及特性變化電路55。
本實施例5中的特性變化電路55用信號線33連接任一個外部連接端子(圖9中是Ai)。進而，特性變化電路55用信號線34與外圍電路5相連接。
其次，說明本發(fā)明實施例5中的特性變化電路55的構(gòu)成。
圖10是示出本發(fā)明實施例5中的特性變化電路55的基本構(gòu)成的電路圖。
圖10所示的特性變化電路55包含熔絲F5，電阻R2，以及反相電路13、14。熔絲F5以及電阻R2串連連接在作為與信號線33以及特性變化電路55的連接節(jié)點的輸入節(jié)點N7和接地電位VSS之間。另外，外部連接端子Ai和信號線33相連接。
進而，在節(jié)點N7和作為與特性變化電路55以及信號線34的連接節(jié)點的節(jié)點N8之間串聯(lián)連接反相電路13以及反相電路14。另外，信號線34和外圍電路5相連接。
熔絲F5是與包含于冗余比較電路4中的未圖示熔絲那樣的用于進行冗余性置換的熔絲相同的熔絲。
特性變化電路55和本發(fā)明實施例4中的特性變化電路54(圖8)不同，不具備NMOS晶體管。
其次，說明圖9～圖10所示的本發(fā)明實施例5的半導體存儲器500的工作。
在正常地進行了熔絲熔斷的情況下，與冗余性置換用的未圖示的熔絲一起，特性變化電路55的熔絲F5也被熔斷，節(jié)點N7和電阻R2成為非連接狀態(tài)。從而，節(jié)點N7的電位不隨特性變化電路55變化。
在熔絲熔斷不良的情況下，與冗余性置換用的未圖示的熔絲一起，熔絲F5也不被熔斷。從而，節(jié)點N7和電阻R2成為電連接狀態(tài)。
從外部連接端子Ai供給電流IO(或者電壓)，檢測外部連接端子Ai的電位，電流的變化。
在熔絲熔斷不良的情況下，從節(jié)點N7向電阻R2流過電流I0。節(jié)點N7的電位處于H電平和L電平之間的中間電位。由此，在反相電路13以及14中，發(fā)生貫通電流。其結(jié)果，外部連接端子Ai的電流值(或者電壓值)超過通常的值。
在正常地進行了熔絲熔斷的情況下，節(jié)點N7的電位成為H電平或者L電平。在反相電路13以及14中不發(fā)生貫通電流。從而，外部連接端子Ai的電流值(或者電壓值)處于預定的范圍內(nèi)。
即，如果依據(jù)實施例5的具有特性變化電路55的半導體存儲器500，則能夠根據(jù)熔絲熔斷的正常與否，使在外部連接端子觀測的電流值或者電壓值發(fā)生變化。從而，即使在被模塑的狀態(tài)下也能夠檢測是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例5中的半導體存儲器500不限于具有冗余存儲陣列的存儲器，也可以是例如具有用熔絲熔斷來調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。(實施例6)下面說明本發(fā)明實施例6中的半導體存儲器600。
圖11所示的半導體存儲器600具有存儲塊#1、冗余存儲陣列#11、主譯碼電路2、冗余譯碼電路3、冗余比較電路4、外圍電路5、I/O簡并模式設(shè)定電路6以及特性變化電路52。
半導體存儲器600具有多個數(shù)據(jù)輸入輸出端子DQ1,…,DQi。在通常工作時，各個數(shù)據(jù)輸入輸出端子DQ的每一個從對應(yīng)的I/O線35.1,…,35.i接收信號。
半導體存儲器600還具有I/O簡并模式設(shè)定電路6。I/O簡并模式設(shè)定電路6接受晶片測試控制信號WT，匯集多個I/O線35.k,…,35.i的信號，從特定的數(shù)據(jù)輸出端子(在圖11中是DQk)進行輸出。通過設(shè)定I/O簡并模式，在I/O多的裝置中，能夠提高晶片測試工序中的同時測定數(shù)。
本發(fā)明實施例6中的特性變化電路52是與圖4所示的本發(fā)明實施例2中的特性變化電路52相同的電路，用I/O簡并模式連接到未使用的I/O線(圖11中是35.1)上。
其次，參照圖4，說明圖11所示的本發(fā)明實施例6的半導體存儲器600的工作。另外，在實施例6中的晶片測試工序中，假設(shè)從外部輸入指定晶片測試的L電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是L電平的情況(晶片測試工序)。
這種情況下，如前所述，特性變化電路52的NMOS晶體管NT2在柵電極接受L電平的晶片測試控制信號WT，成為非導通狀態(tài)。
其次，說明在被模塑的狀態(tài)下把晶片測試控制信號WT設(shè)定為H電平的情況。
在正常地進行了熔絲熔斷的情況下，特性變化電路52的熔絲也被熔斷。從而，如果對于半導體存儲器600進行讀出工作，則以I/O簡并模式連接到未使用的I/O線35.1上的數(shù)據(jù)輸入輸出端子DQ1的電位對應(yīng)于讀出的信號，成為H電平或者L電平。
另一方面，在熔絲熔斷不良的情況下，熔絲F2也不被熔斷。在I/O簡并模式下未使用的I/O線35.1的電位根據(jù)外部電源電壓固定在H電平。
即，如果根據(jù)具有本發(fā)明實施例6的特性變化電路52的半導體存儲器600，則能夠根據(jù)熔絲熔斷的正常與否，使得在I/O簡并模式下未使用的I/O線的電特性發(fā)生變化。進而，由于能夠從數(shù)據(jù)輸入輸出端子觀測到該電特性變化，因此即使在被模塑的狀態(tài)下也能夠檢測出是否正常地進行了熔絲熔斷。
另外，在本發(fā)明實施例6中，由于使在I/O簡并模式下未使用的I/O線的電特性發(fā)生變化，所以不會限制同時測定的數(shù)目。
還有，本發(fā)明實施例6中的半導體存儲器600不限于具有冗余存儲陣列的存儲器，也可以是例如具有用熔絲熔斷來調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。
還有，特性變化電路52如果是在I/O簡并模式下未使用的I/O線，則可以連接到任一個I/O線上。
還有，也可以用本發(fā)明實施例3中的特性變化電路53(圖6)代替特性變化電路52。
在這種情況下，若熔絲熔斷不良時，I/O簡并模式下未使用的I/O線35.1的電位，根據(jù)接地電位VSS，被固定在L電平上。
(實施例7)下面說明本發(fā)明實施例7中的半導體存儲器700。
圖12所示的半導體存儲器700具有存儲塊#1、冗余存儲陣列#11、主譯碼電路2、冗余譯碼電路3、冗余比較電路4、讀出放大器20、輸出控制電路21、輸出緩沖器22、測試信號發(fā)生電路7以及特性變化電路57。
測試信號發(fā)生電路7，按照從地址端子Ad1,…,Adj接收的地址信號發(fā)生測試信號TE。
本發(fā)明實施例7中的特性變化電路57連接在把輸出控制電路21和輸出緩沖器22連接起來的信號線31上。
其次，說明本發(fā)明實施例7中的特性變化電路57的構(gòu)成。
圖13是示出本發(fā)明實施例7中的特性變化電路57的基本構(gòu)成的電路圖，同時示出輸出控制電路21以及輸出緩沖器22的連接關(guān)系。
圖13所示的特性變化電路57包含熔絲F6,NMOS晶體管NT5以及NOR電路NOR1。熔絲F6以及NMOS晶體管NT5串聯(lián)連接在節(jié)點N9和接地電位之間。節(jié)點N9連接到傳送輸出控制信號OEM的信號線31的一點上。
NMOS晶體管NT5的柵電極接受NOR電路NOR1的輸出。NOR電路NOR1在輸入端接受測試信號TE以及晶片測試控制信號WT。
這里，在晶片測試控制信號WT或者測試信號TE的某一個是H電平時，NMOS晶體管NT5成為非導通狀態(tài)。
熔絲F6是與包含在冗余比較電路4中的未圖示的熔絲那樣的用于進行冗余性置換的熔絲相同的熔絲。
其次，說明圖12～圖13所示的本發(fā)明實施例6的半導體存儲器700的工作。另外，在實施例7中的晶片測試工序中，假設(shè)從外部輸入指定晶片測試的H電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是H電平的情況(晶片測試工序)。
在這種情況下，NMOS晶體管NT5成為非導通狀態(tài)。信號線31的電位不隨特性變化電路57變化。
其次，說明在被模塑的狀態(tài)下的晶片測試控制信號WT設(shè)定為L電平的情況。
在正常地進行了熔絲熔斷的情況下，和冗余性置換用的未圖示的熔絲一起特性變化電路57的熔絲F6也被熔斷，接地電位VSS和節(jié)點N9成為非連接狀態(tài)。從而，信號線31的電位不隨特性變化電路57變化，輸出緩沖器22從輸出控制電路21直接接受輸出控制信號OEM。
其結(jié)果，如果對于半導體存儲器700進行讀出工作，則數(shù)據(jù)輸入輸出端子DQi的電位對應(yīng)于已讀出的信號，成為H電平或者L電平。
另一方面，在熔絲熔斷不良的情況下，與冗余性置換用的未圖示的熔絲一起熔絲F6也不被熔斷。這里，如果測試信號TE是L電平則NMOS晶體管NT5成為導通狀態(tài)。如果NMOS晶體管NT5成為導通狀態(tài)，則接地電位VSS和節(jié)點N9成為連接狀態(tài)，經(jīng)過信號線31，將L電平的輸出控制信號OEM傳送到輸出緩沖器22中。從而，根據(jù)測試信號TE的電平，能夠把數(shù)據(jù)輸入輸出端子DQi置為高阻抗狀態(tài)。
即，如果依據(jù)具有本發(fā)明實施例7的特性變化電路57的半導體存儲器700，則響應(yīng)測試信號，能夠根據(jù)熔絲熔斷的正常與否，使芯片的電特性發(fā)生變化。進而，能夠從數(shù)據(jù)輸入輸出端子觀測這樣的電特性變化。其結(jié)果，即使在被模塑的狀態(tài)下，也能夠檢測出是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例7中的半導體存儲器700不限于具有冗余存儲陣列的存儲器，也可以是例如具有用熔絲熔斷來調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。(實施例8)下面說明本發(fā)明實施例8中的半導體存儲器800。
圖14所示半導體存儲器800具有存儲塊#1、冗余存儲陣列#11、主譯碼電路2、冗佘譯碼電路3、冗余比較電路4、外圍電路5、測試信號發(fā)生電路7以及特性變化電路8。
從存儲塊#1或者冗余存儲陣列#11讀出的信號經(jīng)過對應(yīng)的I/O線32.1,…,32.i輸出到各個對應(yīng)的數(shù)據(jù)輸入輸出端子DQ1,…,DQi。
本發(fā)明實施例8中的特性變化電路58連接到處于與數(shù)據(jù)輸入輸出端子DQi處于連接狀態(tài)的I/O線32.i上。
其次，說明本發(fā)明實施例8中的特性變化電路58的構(gòu)成。
圖15所示的特性變化電路58包括熔絲F7,NMOS晶體管NT6，以及NOR電路NOR2。熔絲F7以及NMOS晶體管NT6串聯(lián)連接到作為與I/O線的連接節(jié)點的節(jié)點N10以及外部電源電位VCC之間。
熔絲F7是與包含在冗余比較電路4中的未圖示的熔絲那樣的用于進行冗余性置換的熔絲相同的熔絲。NMOS晶體管NT6的柵電極接受NOR電路NOR2的輸出。NOR電路NOR2在輸入端接受測試信號TE以及晶片測試控制信號WT。
這里，在晶片測試控制信號WT和測試信號TE的某一個是H電平時，NMOS晶體管NT6成為非導通狀態(tài)。
其次，說明圖14～圖15所示的本發(fā)明實施例8的半導體存儲器800的工作。另外，在實施例8中的晶片測試工序中，假設(shè)從外部輸入指定晶片測試的H電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是H電平的情況(晶片測試工序)。
這時，NMOS晶體管NT6成為非導通狀態(tài)。I/O線32.i的電位不隨特性變化電路58變化。
其次，說明晶片測試控制信號WT是L電平的情況。
在正常地進行了熔絲熔斷的情況下，與冗余性置換用的未圖示的熔絲一起，特性變化電路58的熔絲F7也被熔斷，外部電源電位VCC和節(jié)點N10成為非連接狀態(tài)。從而，I/O線32.i的電位不隨特性變化電路58變化。
其結(jié)果，如果對于半導體存儲器800進行讀出工作，則數(shù)據(jù)輸入輸出端子DQi的電位對應(yīng)于讀出的信號D，成為H電平或者L電平。
另一方面，在熔絲熔斷不良的情況下，和冗余性置換用的未圖示的熔絲一起熔絲F7也不被熔斷。這里，如果測試信號TE是L電平則NMOS晶體管NT6成為導通狀態(tài)。如果NMOS晶體管NT6成為導通狀態(tài)，則外部電源電位VCC和節(jié)點N10成為連接狀態(tài)，I/O線的電位根據(jù)外部電源電壓VCC固定在H電平上。從而，根據(jù)測試信號TE的電平，數(shù)據(jù)輸入輸出端子DQi始終成為H電平。
即，如果依據(jù)本發(fā)明實施例800的具有特性變化電路58的半導體存儲器800，則能夠響應(yīng)測試信號，根據(jù)熔絲熔斷的正常與否，使得來自數(shù)據(jù)輸入輸出端子的輸出信號發(fā)生變化。從而，即使在被模塑的狀態(tài)下，也能夠檢測是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例8中的半導體存儲器800不限于具有冗余存儲陣列的存儲器，也可以是例如具有用熔絲熔斷調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。
另外，特性變化電路58也可以連接在與數(shù)據(jù)輸入輸出端子DQi以外的數(shù)據(jù)輸入輸出端子的某一個相連接的I/O線32上。
還有，在上述實施例6的半導體存儲器600中，還設(shè)置了測試信號發(fā)生電路，通過改變特性變化電路52而使用特性變化電路58，能夠根據(jù)測試信號，使用I/O簡并模式下未使用的數(shù)據(jù)輸入輸出端子，檢測熔絲是否被熔斷。(實施例9)下面說明本發(fā)明實施例9中的半導體存儲器900。
圖16所示的半導體存儲器900具有存儲塊#1，冗余存儲陣列#11，主譯碼電路2，冗余譯碼電路3，冗余比較電路4，外圍電路5，測試信號發(fā)生電路7以及特性變化電路59。
從存儲塊#1或者冗余存儲陣列#11讀出的信號經(jīng)過對應(yīng)的I/O線32.1,…,32.i，分別輸出到對應(yīng)的數(shù)據(jù)輸入輸出端子DQ1,…,DQi。
將本發(fā)明實施例9中的特性變化電路59連接到與數(shù)據(jù)輸入輸出端子DQi處于連接狀態(tài)的I/O線32.i上。
其次，說明本發(fā)明實施例9的特性變化電路59的構(gòu)成。
圖17所示的特性變化電路59包括熔絲F8,NMOS晶體管NT7，以及NOR電路NOR3。熔絲F8以及NMOS晶體管NT7串聯(lián)連接在作為與I/O線32.i的連接節(jié)點的節(jié)點N11和接地電位VSS之間。
熔絲F8是與包含在冗余比較電路4中的未圖示的熔絲那樣用于進行冗余性置換的熔絲相同的熔絲。NMOS晶體管NT7的柵電極接受NOR電路NOR3的輸出。NOR電路NOR3在輸入端接受測試信號TE以及晶片測試控制信號WT。
這里，在晶片測試控制信號WT或者測試信號TE的某一個是H電平時，NMOS晶體管NT7成為非導通狀態(tài)。
其次，說明圖16～圖17所示的本發(fā)明實施例9中的半導體存儲器900的工作。另外，在實施例9中的晶片測試工序中，假設(shè)從外部輸入指定晶片測試的H電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是H電平的情況(晶片測試工序)。
這時，NMOS晶體管NT7成為非導通狀態(tài)。I/O線32.i的電位不隨特性變化電路59變化。
其次，說明在被模塑的狀態(tài)下把晶片測試控制信號WT設(shè)定為L電平的情況。
在正常地進行了熔絲熔斷的情況下，與冗余性置換用的未圖示的熔絲一起特性變化電路59的熔絲F8也被熔斷，接地電位VSS和節(jié)點N11成為非連接狀態(tài)。從而，節(jié)點N11的電位不隨特性變化電路59變化。
其結(jié)果，如果對于半導體存儲器900進行讀出工作，則數(shù)據(jù)輸入輸出端子DQi的電位對應(yīng)于已讀出的信號D成為H電平或L電平。
另一方面，在熔絲熔斷不良的情況下，與冗余性置換用的未圖示的熔絲一起，熔絲F8也沒有被熔斷。這里，如果測試信號TE是L電平則NMOS晶體管NT7成為導通狀態(tài)。如果NMOS晶體管NT7成為導通狀態(tài)，則接地電位VSS和節(jié)點N11成為連接狀態(tài)，I/O線32.i的電位根據(jù)接地電位VSS被固定在L電平。從而，根據(jù)測試信號TE的電平，數(shù)據(jù)輸入輸出端子DQi始終成為L電平。
即，如果依據(jù)本發(fā)明實施例9的具有特性變化電路59的半導體存儲器900，則能夠響應(yīng)測試信號，根據(jù)熔絲熔斷的正常與否，使來自數(shù)據(jù)輸入輸出端子的輸出信號進行變化。從而，即使在被模塑的狀態(tài)下，也能夠檢測是否正常地進行了熔絲熔斷。
另外，本發(fā)明實施例9中的半導體存儲器900不限于具有冗余存儲陣列的存儲器，也可以是例如具有用熔絲熔斷調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。
還有，特性變化電路59也可以連接在與數(shù)據(jù)輸入輸出端子DQi以外的數(shù)據(jù)輸入輸出端子的某一個相連接的I/O線32上。(實施例10)下面說明本發(fā)明實施例10中的半導體存儲器1000。
圖18所示的半導體存儲器1000具有存儲塊#1，冗余存儲陣列#11，主譯碼電路2，冗余譯碼電路3，讀出放大器20，輸出控制電路21，輸出緩沖器22以及特性變化電路60。
本發(fā)明實施例10中的特性變化電路60連接在把輸出控制電路21和輸出緩沖器22連接起來的信號線31上。
其次，說明本發(fā)明實施例10中的特性變化電路60的構(gòu)成。
圖19所示的特性變化電路60包括熔絲F9,NMOS晶體管NT8,以及NOR電路NOR4。熔絲F9以及NMOS晶體管NT8串聯(lián)連接在節(jié)點N12和接地電位之間。節(jié)點N12連接在傳送輸出控制信號OEM的信號線31的一點上。
NMOS晶體管NT8的柵電極接受NOR電路NOR4的輸出。NOR電路NOR4在輸入端接受修復允許信號RE以及晶片測試控制信號WT。
這里，修復允許信號RE是判定是否是需要進行不良存儲單元的置換和內(nèi)部電源電位調(diào)整等的熔絲熔斷的芯片的判定信號，在進行熔絲熔斷的芯片中是L電平，在不進行熔絲熔斷的芯片中是H電平。
這里，在晶片測試控制信號WT或者修復允許信號RE的某一個是H電平時，NMOS晶體管NT8成為非導通狀態(tài)。
熔絲F9是與包含在冗余比較電路4中的未圖示的熔絲那樣的用于進行冗余性置換的熔絲相同的熔絲。
其次，說明圖18～圖19所示的本發(fā)明實施例10的半導體存儲器1000的工作。另外，在實施例10中的晶片測試工序中，假設(shè)從外部輸入指定晶片測試的H電平的晶片測試控制信號WT。
首先，說明晶片測試控制信號WT是H電平的情況(晶片測試工序)。
這時，特性變化電路60的NMOS晶體管NT8在柵電板接受H電平的晶片測試控制信號WT，成為非導通狀態(tài)。從而，信號線31的電位不隨特性變化電路60變化。
其次，說明在被模塑的狀態(tài)下把晶片測試控制信號WT設(shè)定為L電平的情況。
在正常地進行了熔絲熔斷的情況下，與冗余性置換用的未圖示的熔絲一起，特性變化電路60的熔絲F9也被熔斷。接地電位VSS和節(jié)點N12成為非連接狀態(tài)。從而，信號線31的電位不隨特性變化電路60變化。輸出緩沖器22從輸出控制電路21直接接受輸出控制信號OEM。
其結(jié)果，如果對于半導體存儲器1000進行讀出工作，則數(shù)據(jù)輸入輸出端子DQi的電位對應(yīng)于已讀出的信號，成為H電平或者L電平。
另一方面，在熔絲熔斷不良的情況下，與冗余性置換用的未圖示的熔絲一起，熔絲F9也不被熔斷。這里，如果修復允許信號RE是L電平則NMOS晶體管NT8成為導通狀態(tài)。如果NMOS晶體管NT8成為導通狀態(tài)，則接地電位VSS和節(jié)點N12成為連接狀態(tài)，經(jīng)過信號線31把L電平的輸出控制信號OEM傳送到輸出緩沖器22中。從而，根據(jù)修復允許信號RE的電平，能夠把數(shù)據(jù)輸入輸出端子DQi置為高阻抗狀態(tài)。
即，如果依據(jù)本發(fā)明實施例10的具有特性變化電路60的半導體存儲器1000，則能夠在僅進行熔絲熔斷的情況下，根據(jù)熔絲熔斷的正常與否使芯片的電特性發(fā)生變化。進而，能夠從數(shù)據(jù)輸入輸出端子觀測這樣的電特性變化。其結(jié)果，即使在被模塑的狀態(tài)下也能夠檢測出是否正常地進行了熔絲熔斷。
另外，在不必要進行熔絲熔斷的情況下，NMOS晶體管NT8成為非導通狀態(tài)。從而，在對于半導體存儲器1000進行了讀出工作時，數(shù)據(jù)輸入輸出端子DQi的電位對應(yīng)于已被讀出的信號成為H電平或者L電平。
另外，本發(fā)明實施例10的半導體存儲器1000不限于具有冗余存儲陣列的存儲器，也可以是例如具有用熔絲熔斷調(diào)整內(nèi)部電源電位的內(nèi)部電源電位發(fā)生電路這樣的半導體存儲器。
如上所述，如果依據(jù)本發(fā)明的半導體存儲器，由于能夠根據(jù)熔絲熔斷的正常與否，使芯片的電特性發(fā)生變化，因此即使在被模塑的狀態(tài)下也能夠檢測熔絲熔斷是否正常。
還有，如果依據(jù)本發(fā)明的半導體存儲器，由于能夠根據(jù)熔絲熔斷的正常與否，使數(shù)據(jù)輸入輸出端子的電位固定，因此即使在被模塑的狀態(tài)下也能夠檢測熔絲熔斷是否正常。
還有，如果依據(jù)本發(fā)明的半導體存儲器，能夠根據(jù)熔絲熔斷的正常與否，使得在I/O簡并模式中未使用的數(shù)據(jù)輸入輸出端子的電位發(fā)生變化。
還有，如果依據(jù)本發(fā)明的半導體存儲器，能夠根據(jù)熔絲熔斷的正常與否，把外部連接端子的電流，電壓值設(shè)定為規(guī)定值以外的值。
還有，如果依據(jù)本發(fā)明的半導體存儲器，則能夠在僅輸入特定信號的情況下根據(jù)熔絲熔斷的正常與否，使芯片的電特性發(fā)生變化。
還有，如果依據(jù)本發(fā)明的半導體存儲器，則由于能夠根據(jù)熔絲熔斷的正常與否，把數(shù)據(jù)輸出端子的電位置為高阻抗狀態(tài)，因此，即使在被模塑的狀態(tài)下也能夠檢測出熔絲熔斷是否正常。
權(quán)利要求
1．一種能夠通過熔斷第1熔絲進行冗余性置換和內(nèi)部電源電位的調(diào)整的半導體存儲器，其特征在于，具有外部連接端子(DQi,Ai)；傳送從上述連接端子接受的信號或向上述外部連接端子傳送信號的第1信號線(32,33)；和根據(jù)上述第1熔絲熔斷的正常與否，使上述第1信號線的電特性發(fā)生變化的裝置(52,53,54,55,58,59)。
2．權(quán)利要求1記述的半導體存儲器，其特征在于上述使電特性變化的裝置(52,53,58,59)具有與上述第1熔絲相同的第2熔絲(F2,F3,F7,F8)；將上述第2熔絲設(shè)置在上述第1信號線(32)和電源電位之間。
3．權(quán)利要求1記述的半導體存儲器，其特征在于上述使電特性變化的裝置(54,55)具有連接上述外部連接端子和上述第1信號線的第2信號線(34)；連接在上述第2信號線和第1信號線之間、根據(jù)上述第2信號線的電位流過不同的消耗電流的裝置(11,12,13,14)；一個端子連接到接地電位的電阻(R1,R2)；和設(shè)置在上述電阻和上述第2信號線之間的與上述第1熔絲相同的第3熔絲(F4,F5)。
4．權(quán)利要求2記述的半導體存儲器，其特征在于，還具有將上述第1信號線和上述第2熔絲置為連接或非連接狀態(tài)的第1開關(guān)裝置(NT2,NT3)。
5．權(quán)利要求2記述的半導體存儲器，其特征在于，還具有響應(yīng)從外部接受的地址信號，生成測試信號的測試信號生成裝置(7)；和響應(yīng)上述測試信號以及從外部接受的控制信號，把上述第1信號線和上述第2熔絲置為連接或非連接狀態(tài)的第2開關(guān)裝置(NT6,NT7)。
6．權(quán)利要求2記述的半導體存儲器，其特征在于上述外部連接端子是數(shù)據(jù)輸入輸出端子(DQi)。
7．權(quán)利要求2記述的半導體存儲器，其特征在于上述外部連接端子是在I/O簡并模式下不使用的數(shù)據(jù)輸入輸出端子(DQ1)。
8．權(quán)利要求3記述的半導體存儲器，其特征在于，還具有響應(yīng)從外部接受的控制信號把上述第2信號線和上述第3熔絲置為連接或非連接狀態(tài)的第3開關(guān)裝置(NT4)。
9．權(quán)利要求3記述的半導體存儲器，其特征在于，還具有響應(yīng)從外部接受的地址信號，生成測試信號的測試信號生成裝置(7)；和響應(yīng)上述測試信號以及從外部接受的控制信號，把上述第2信號線和上述第3熔絲置為連接或非連接狀態(tài)的第4開關(guān)裝置(NT4)。
10．權(quán)利要求3記述的半導體存儲器，其特征在于根據(jù)上述第2信號線的電位流過不同消耗電流的裝置是多個反相電路(11,12,13,14)。
11．一種能夠通過熔斷第1熔絲進行冗余性置換和內(nèi)部電源電位的調(diào)整的半導體存儲器，其特征在于，具有產(chǎn)生用于將從存儲陣列讀出的信號輸出到外部的輸出控制信號的輸出控制信號發(fā)生裝置(21)；傳送上述輸出控制信號的第1信號線(31)；和根據(jù)上述第1熔絲的熔斷正常與否，使得上述第1信號線的電特性發(fā)生變化的裝置(51,57,60)。
12．權(quán)利要求11記述的半導體存儲器，其特征在于上述使電特性變化的裝置具有與上述第1熔絲相同的第2熔絲(F1,F6,F9)，將上述第2熔絲設(shè)置在上述第1信號線(31)和電源電位之間。
13．權(quán)利要求12記述的半導儲存儲器，其特征在于，還具有響應(yīng)從外部接受的控制信號把上述第1信號線和上述第2熔絲置為連接或非連接狀態(tài)的第1開關(guān)裝置(NT1)。
14．權(quán)利要求12記述的半導體存儲器，其特征在于，還具有響應(yīng)從外部接受的地址信號，生成測試信號的測試信號生成裝置；和響應(yīng)上述測試信號以及從外部接受的控制信號，把上述第1信號線和上述第2熔絲置為連接或非連接狀態(tài)的第2開關(guān)裝置(NT5)。
15．權(quán)利要求12記述的半導體存儲器，其特征在于，還具有響應(yīng)從外部接受的控制信號，僅在需要熔斷第1熔絲時把上述第1信號線和上述第2熔絲置為連接或非連接狀態(tài)的第3開關(guān)裝置(NT8)。
全文摘要
在半導體存儲器100中,將特性變化電路(51)連接到傳送輸出控制信號(OEM)的信號線(31)上。如果熔絲熔斷正常,則熔絲(F1)與冗余性置換用的未圖示的熔絲一起被熔斷,如果熔絲熔斷不正常,則不被熔斷。在熔絲熔斷不正常時,根據(jù)晶片測試控制信號(WT),信號線(31)的電位變成接地電位(VSS)電平。其結(jié)果,輸出控制信號(OEM)固定為L電平,數(shù)據(jù)輸入輸出端子(DQi)的電位成為高阻抗狀態(tài)。
文檔編號G01R31/28GK1209631SQ9810622
公開日1999年3月3日 申請日期1998年4月8日 優(yōu)先權(quán)日1997年8月22日
發(fā)明者野崎利江子 申請人:三菱電機株式會社