專利名稱：校準(zhǔn)電路、半導(dǎo)體器件及調(diào)整半導(dǎo)體器件輸出特性的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種校準(zhǔn)電路和包括該校準(zhǔn)電路的半導(dǎo)體器件，更具 體地說，涉及調(diào)整輸出緩沖器的輸出阻抗的校準(zhǔn)電路，以及包括該校 準(zhǔn)電路的半導(dǎo)體器件。本發(fā)明還涉及一種調(diào)整半導(dǎo)體器件的輸出特性的方法，更具體地說涉及調(diào)整輸出緩沖器的輸出阻抗的輸出特性調(diào)整 方法。本發(fā)明還涉及包括具有校準(zhǔn)電路的半導(dǎo)體存儲器件的數(shù)據(jù)處理 系統(tǒng)。
背景技術(shù)：
近年來，對于半導(dǎo)體器件之間的數(shù)據(jù)傳輸(例如，在CPU和存儲器之間)，需要非常髙的數(shù)據(jù)傳輸率。為了實(shí)現(xiàn)髙數(shù)據(jù)傳輸率，輸入/ 輸出信號的振幅被逐漸減小。如果輸入/輸出信號具有減小的振幅，那 么輸出緩沖器的阻抗的期望精確度變得嚴(yán)格。輸出緩沖器的阻抗根據(jù)制造過程中的工藝條件而變化。此外，在 其實(shí)際使用過程中，輸出緩沖器的阻抗受環(huán)境溫度和電源電壓的變化 影響。當(dāng)輸出緩沖器需要高阻抗精確度時(shí)，利用可以調(diào)整其阻抗的輸出緩沖器(日本專利申請?zhí)卦S-公開號2002-152032， 2004-32070， 2006-203405以及2005-159702)。這種輸出緩沖器的阻抗通常由被稱 作"校準(zhǔn)電路"的電路調(diào)整。如日本專利申請?zhí)亻_號2006-203405和2005-159702中所公開的， 該校準(zhǔn)電路包括具有與輸出緩沖器相同結(jié)構(gòu)的復(fù)制緩沖器。當(dāng)執(zhí)行校 準(zhǔn)操作時(shí)，利用連接到校準(zhǔn)端的外部電阻器，將校準(zhǔn)端的電壓與基準(zhǔn) 電壓相比較，由此調(diào)整該復(fù)制緩沖器的阻抗。然后在輸出緩沖器中反映該復(fù)制緩沖器的調(diào)整結(jié)果，且因此輸出緩沖器的阻抗被設(shè)為期望值。如上所述，在校準(zhǔn)操作中，將芯片上的校準(zhǔn)端中出現(xiàn)的電壓與基 準(zhǔn)電壓相比較。但是，該校準(zhǔn)操作中使用的外部電阻器被連接到封裝 上的外部端子。因此，復(fù)制緩沖器的阻抗不必與外部電阻器的阻抗一 致。換句話說，在芯片上的校準(zhǔn)端和封裝上的外部端子之間存在確定 級別的電阻分量。因此，因?yàn)橥獠侩娮杵鞯碾娮柚岛头庋b上的電阻分 量的總和變?yōu)槟繕?biāo)值，復(fù)制緩沖器的阻抗略微地偏離期望值。發(fā)明內(nèi)容為了解決以上問題完成本發(fā)明，本發(fā)明的目的是提供一種可以進(jìn) 行更精確的校準(zhǔn)操作的校準(zhǔn)電路和包括該校準(zhǔn)電路的半導(dǎo)體器件。本發(fā)明的另一目的是提供一種調(diào)整半導(dǎo)體器件的輸出特性的方 法，其能夠基于該校準(zhǔn)操作精確地調(diào)整輸出緩沖器的阻抗。本發(fā)明的以上及其他目的可以通過一種校準(zhǔn)電路來完成，包括連接到校準(zhǔn)端的復(fù)制緩沖器；輸出基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生電路；將校準(zhǔn)端的電壓與基準(zhǔn)電壓相比較的比較電路； 基于比較電路的輸出改變復(fù)制緩沖器的阻抗的阻抗調(diào)整電路；以及能夠改變從基準(zhǔn)電壓發(fā)生電路輸出的基準(zhǔn)電壓電平的基準(zhǔn)電壓調(diào) 整電路。本發(fā)明的以上及其他目的也可以通過一種半導(dǎo)體器件來完成，包 括數(shù)據(jù)輸出端；校準(zhǔn)端；連接到該數(shù)據(jù)輸出端的輸出緩沖器；以及 具有上述結(jié)構(gòu)的校準(zhǔn)電路，其中該輸出緩沖器的一部分具有與該復(fù)制 緩沖器相同的電路結(jié)構(gòu)。值得注意，該數(shù)據(jù)輸出端可以包括數(shù)據(jù)輸入/ 輸出端。本發(fā)明的以上及其他目的也可以通過一種半導(dǎo)體器件的輸出特性 調(diào)整方法來完成，該輸出特性調(diào)整方法包括調(diào)整該復(fù)制緩沖器的阻 抗的第一步驟；測量該復(fù)制緩沖器的阻抗的第二步驟；以及基于該復(fù) 制緩沖器的阻抗來調(diào)整基準(zhǔn)電壓的第三步驟。在本發(fā)明中，盡管沒有具體規(guī)定通過基準(zhǔn)電壓調(diào)整電路來調(diào)整基 準(zhǔn)電壓的方法，但是優(yōu)選地該基準(zhǔn)電壓發(fā)生電路產(chǎn)生其電平相互不同 的多個(gè)基準(zhǔn)電壓，以及該基準(zhǔn)電壓調(diào)整電路選擇這些基準(zhǔn)電壓之一。 在此情況下，優(yōu)選地該基準(zhǔn)電壓調(diào)整電路包括非易失性存儲器元件以 保持選擇狀態(tài)。盡管沒有具體限制非易失性存儲器元件的種類，但是優(yōu)選地使用 電可寫元件。該電可寫元件包括反熔絲。盡管該基準(zhǔn)電壓發(fā)生電路的結(jié)構(gòu)沒有被具體限制，但是該基準(zhǔn)電 壓發(fā)生電路優(yōu)選地包括高阻部分和低阻部分。在此情況下，優(yōu)選地從 低阻部分取得多個(gè)基準(zhǔn)電壓。對于該高阻部分可以使用擴(kuò)散層電阻器， 以及對于該低阻部分可以使用布線電阻器。如上所述，根據(jù)本發(fā)明，可以調(diào)整基準(zhǔn)電壓。因此，通過考慮校 準(zhǔn)端和外部端子之間存在的電阻分量，可以偏移該基準(zhǔn)電壓。由此， 該復(fù)制緩沖器的阻抗可以被設(shè)為考慮封裝上的電阻分量的值，以及可 以進(jìn)行更精確的校準(zhǔn)操作。此外，通過進(jìn)行精確的校準(zhǔn)操作，可以增加系統(tǒng)上的數(shù)據(jù)傳輸速 度，以及可以配置更高速的數(shù)據(jù)處理系統(tǒng)。


通過結(jié)合附圖參考本發(fā)明的下列詳細(xì)描述，將使本發(fā)明的上述及其他目的、特點(diǎn)和優(yōu)點(diǎn)變得更明顯，其中圖1是根據(jù)本發(fā)明優(yōu)選實(shí)施例的校準(zhǔn)電路的電路圖；圖2是圖1所示的上拉側(cè)的復(fù)制緩沖器的電路圖；圖3是圖1所示的下拉側(cè)的復(fù)制緩沖器的電路圖；圖4是圖1所示的基準(zhǔn)電壓發(fā)生電路和基準(zhǔn)電壓調(diào)整電路的電路圖；圖5是包括圖l所示的校準(zhǔn)電路的半導(dǎo)體器件的主要部分的框圖；圖6是圖5所示的輸出緩沖器的電路圖；圖7是圖5所示的前級電路的電路圖；圖8是用于說明該基準(zhǔn)電壓的調(diào)整操作的流程圖；圖9示出了校準(zhǔn)端的電位變化的一個(gè)例子的曲線；圖IO是用于說明該校準(zhǔn)操作的流程圖；圖ll示出了圖l所示的節(jié)點(diǎn)A的電位變化的一個(gè)例子的曲線；圖12是根據(jù)本發(fā)明第二實(shí)施例的校準(zhǔn)電路的電路圖；以及圖13示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的數(shù)據(jù)處理系統(tǒng)的結(jié)構(gòu)框圖。
具體實(shí)施方式
現(xiàn)在將參考附圖詳細(xì)說明本發(fā)明的優(yōu)選實(shí)施例。圖1是根據(jù)本發(fā)明優(yōu)選實(shí)施例的校準(zhǔn)電路100的電路圖。如圖1所示，本實(shí)施例的校準(zhǔn)電路100包括復(fù)制緩沖器110， 120 以及130，用于控制復(fù)制緩沖器110和120的阻抗的阻抗調(diào)整電路141， 用于控制復(fù)制緩沖器130的阻抗的阻抗調(diào)整電路142，用于控制阻抗調(diào) 整電路141的比較器151以及用于控制阻抗調(diào)整電路142的比較器152。復(fù)制緩沖器110， 120和130具有與之后將描述的輸出緩沖器的一 部分相同的電路結(jié)構(gòu)。通過使用復(fù)制緩沖器110， 120和130來調(diào)整該 輸出阻抗并在輸出緩沖器中反映該結(jié)果。因此該輸出緩沖器的阻抗被 設(shè)為期望值。這些是校準(zhǔn)電路100的功能。圖2是復(fù)制緩沖器110的電路圖。如圖2所示，復(fù)制緩沖器110由并聯(lián)連接到電源電位VDD的五個(gè) P溝道MOS晶體管111至115和電阻器119形成，該電阻器119的一 端連接到晶體管的漏極。電阻器119的另一端被連接到校準(zhǔn)端ZQ。復(fù) 制緩沖器110沒有下拉功能。而是該緩沖器僅具有上拉功能。從阻抗調(diào)整電路141提供阻抗控制信號DRZQP1至DRZQP5到晶 體管111至115的柵極。復(fù)制緩沖器110中的五個(gè)晶體管分開地執(zhí)行 通-斷控制。在圖1和2中，阻抗控制信號DRZQP1至DRZQP5被共同 地稱為DRZQP。晶體管111至115的并聯(lián)電路被設(shè)計(jì)為在激活狀態(tài)中具有預(yù)定阻 抗(例如，1200)。但是，因?yàn)榫w管的導(dǎo)通電阻根據(jù)制造條件、環(huán) 境溫度和工作過程中的電源電壓而變化，因此不能獲得希望的阻抗。 為了實(shí)際上實(shí)現(xiàn)120Q的阻抗，必須調(diào)整將導(dǎo)通的晶體管數(shù)目。因此利 用多個(gè)晶體管的并聯(lián)電路。為了在寬范圍上緊密地調(diào)整阻抗，構(gòu)成該并聯(lián)電路的多個(gè)晶體管 的W/L比率(柵極寬度與柵極長度的比率)優(yōu)選地互相不同。更優(yōu)選， 在該晶體管上執(zhí)行2次冪的加權(quán)。鑒于此，根據(jù)本實(shí)施例，當(dāng)晶體管 111的W/L被設(shè)為"1"時(shí)，晶體管112至115的W/L比率分別是"2" ， "4"， "8"和"16"(這些W/L比率不表示實(shí)際的W/L比率，而是相對值，這也 將應(yīng)用于以下描述)。通過適當(dāng)?shù)剡x擇由阻抗控制信號DRZQP1至DRZQP5導(dǎo)通的晶體 管，該并聯(lián)電路的導(dǎo)通電阻被固定為約120Q，而與制造條件的變化和 溫度變化無關(guān)。例如，電阻器119的電阻值被設(shè)計(jì)為120fi。因此，當(dāng)晶體管lll至115的并聯(lián)電路導(dǎo)通時(shí)，從校準(zhǔn)端ZQ看到復(fù)制緩沖器110的阻抗是 240D。例如，鉤(W)電阻器用于電阻器119。復(fù)制緩沖器120具有與圖2所示的復(fù)制緩沖器110相同的電路結(jié) 構(gòu)，除了電阻器119的另一端連接到節(jié)點(diǎn)A之外。因此，在復(fù)制緩沖 器120中，阻抗控制信號DRZQP1至DRZQP5被提供給五個(gè)晶體管的 柵極。圖3是復(fù)制緩沖器130的電路圖。如圖3所示，復(fù)制緩沖器130由并聯(lián)連接到地電位的五個(gè)N溝道 MOS晶體管131至135和電阻器139形成，該電阻器139的一端被連 接到晶體管的漏極。電阻器139的另一端被連接到節(jié)點(diǎn)A。復(fù)制緩沖 器130沒有上拉功能。而是，該緩沖器僅僅具有下拉功能。阻抗控制信號DRZQN1至DRZQN5被從阻抗調(diào)整電路142提供 給晶體管131至135的柵極。因此，復(fù)制緩沖器130中的五個(gè)晶體管 分開地執(zhí)行通-斷控制。在圖1和3中，阻抗控制信號DRZQN1至 DRZQN5被共同地稱為DRZQN。晶體管131至135的并聯(lián)電路被設(shè)計(jì)為，在導(dǎo)通的時(shí)候具有例如， 120Q。電阻器139的電阻值被設(shè)計(jì)為，例如，120fi。當(dāng)晶體管131至 135的并聯(lián)電路被導(dǎo)通時(shí)，與復(fù)制緩沖器IIO和120類似，如由節(jié)點(diǎn)A 看到，復(fù)制緩沖器130的阻抗是2400。更優(yōu)選地，與晶體管111至115 —樣，在晶體管131至135的W/L 比率上執(zhí)行2次冪的加權(quán)。具體地，當(dāng)晶體管131的W/L比率是"l" 時(shí)，晶體管132至135的W/L比率分別被設(shè)為"2"， "4"， T和"16"。返回參考圖1，阻抗調(diào)整電路141具有當(dāng)控制信號ACT1變?yōu)橛行?時(shí)遞增計(jì)數(shù)或遞減計(jì)數(shù)的計(jì)數(shù)器功能。具體地，當(dāng)作為比較電路151 的輸出的比較信號C0MP1處于高電平時(shí)，阻抗調(diào)整電路141繼續(xù)遞增 計(jì)數(shù)操作，以及當(dāng)比較信號C0MP1處于低電平時(shí)，繼續(xù)遞減計(jì)數(shù)操作。比較電路151的非倒相輸入端(+ )被連接到校準(zhǔn)端ZQ，以及倒 相輸入端(-)被連接到基準(zhǔn)電壓發(fā)生電路160?；鶞?zhǔn)電壓發(fā)生電路160 是產(chǎn)生約為電源電壓(VDD-VSS) —半的基準(zhǔn)電壓VMID的電路。如 之后描述，基準(zhǔn)電壓調(diào)整電路170可以精細(xì)地調(diào)整基準(zhǔn)電壓VMID的 電平。由此，比較電路151將校準(zhǔn)端ZQ的電位與基準(zhǔn)電壓VMID比較。 當(dāng)校準(zhǔn)端ZQ的電位更高時(shí)，比較電路151將該輸出比較信號C0MP1 設(shè)為高電平，以及當(dāng)基準(zhǔn)電壓VMID更高時(shí)，將該比較信號C0MP1 設(shè)為低電平。另一方面，當(dāng)控制信號ACT2變?yōu)橛行r(shí)，阻抗調(diào)整電路142具 有遞增計(jì)數(shù)或遞減計(jì)數(shù)的計(jì)數(shù)器功能。具體地，當(dāng)作為比較電路152 的輸出的比較信號COMP2處于高電平時(shí)，阻抗調(diào)整電路142繼續(xù)遞增 計(jì)數(shù)操作，以及當(dāng)比較信號COMP2處于低電平時(shí)，繼續(xù)遞減計(jì)數(shù)操作。比較電路152的非倒相輸入端(+ )被連接到節(jié)點(diǎn)A，節(jié)點(diǎn)A是復(fù) 制緩沖器120和130的輸出端，以及倒相輸入端(-)被連接到在電源 電位(VDD)和地電位(VSS)之間連接的電阻器181和182的中點(diǎn)。 基于該結(jié)構(gòu)，比較電路152將節(jié)點(diǎn)A的電壓與中間電壓(VDD/2)相 比較。當(dāng)節(jié)點(diǎn)A的電壓更高時(shí)，比較電路152將該輸出比較信號COMP2 設(shè)為高電平，當(dāng)中間電壓(VDD/2)更高時(shí)，將該比較信號COMP2設(shè) 為低電平。當(dāng)控制信號ACT1和ACT2變?yōu)楸唤箷r(shí)，阻抗調(diào)整電路141和142停止計(jì)數(shù)操作，并保持當(dāng)前計(jì)數(shù)值。如上所述，阻抗調(diào)整電路141的計(jì)數(shù)值被用作阻抗控制信號DRZQP，以及阻抗調(diào)整電路142的計(jì)數(shù) 值被用作阻抗控制信號DRZQN。圖4是基準(zhǔn)電壓發(fā)生電路160和基準(zhǔn)電壓調(diào)整電路170的電路圖。如圖4所示，基準(zhǔn)電壓發(fā)生電路160包括在電源電位VDD和地電 位VSS之間串聯(lián)連接的多個(gè)電阻器161至163。從電阻器之間取得基 準(zhǔn)電壓VMID1至VMID5。因此，基準(zhǔn)電壓發(fā)生電路160產(chǎn)生具有相 互不同電平的多個(gè)基準(zhǔn)電壓。在電阻器161至163當(dāng)中，連接到電源電位VDD的電阻器161 和連接到地電位VSS的電阻器162相互具有高電阻。另一方面，在電 阻器161和電阻器162之間連接的電阻器163具有相對低的電阻。從 包括電阻器163的低電阻部分取得多個(gè)基準(zhǔn)電壓VMID1至VMD5，以 減小多個(gè)基準(zhǔn)電壓VMID1至VMID5當(dāng)中的電壓差。盡管沒有特別的 限制，但是包括電阻器161和162的高阻部分優(yōu)選地使用擴(kuò)散層電阻 器，以及包括電阻器163的低阻部分優(yōu)選地使用諸如鎢(W)的布線電 阻器。另一方面，基準(zhǔn)電壓調(diào)整電路no包括選擇器ni和選擇信號發(fā)生單元172。選擇器171是接收由基準(zhǔn)電壓發(fā)生電路160產(chǎn)生的基準(zhǔn)電 壓VMID1至VMID5的電路。選擇器171輸出基于來自選擇信號發(fā)生 單元172的選擇信號S選擇的一個(gè)基準(zhǔn)電壓。在制造過程中或在選擇信號發(fā)生單元172的制造之后對選擇信號 發(fā)生單元172進(jìn)行寫處理。優(yōu)選地該選擇信號發(fā)生單元172包括非易 失性存儲器元件173，以在進(jìn)行寫處理之后保持選擇信號S的內(nèi)容。盡 管非易失性存儲器元件173的種類沒有被具體限制，但是優(yōu)選地使用 電可寫元件。例如，電可寫元件包括反熔絲。在初始狀態(tài)(在進(jìn)行之后描述的基準(zhǔn)電壓的調(diào)整操作之前的狀態(tài))中，從基準(zhǔn)電壓VMID1至VMID5當(dāng)中選出最接近中間電壓(VDD/2)的電壓。已描述了根據(jù)本實(shí)施例的校準(zhǔn)電路100的結(jié)構(gòu)。圖5是包括校準(zhǔn)電路100的半導(dǎo)體器件200的主要部分的框圖。圖5所示的半導(dǎo)體器件200除校準(zhǔn)電路100之外包括連接到數(shù)據(jù) 輸入/輸出端DQ的輸出緩沖器210和輸入緩沖器220。由于輸入緩沖 器220的結(jié)構(gòu)與本發(fā)明的范圍不直接有關(guān)，在本說明書中將省略其描 述。輸出緩沖器210的工作由前級電路230提供的操作信號230P和 230N控制。如圖5所示，從校準(zhǔn)電路IOO提供的阻抗控制信號DRZQP 和DRZQN被提供給前級電路230。圖6是輸出緩沖器210的電路圖。如圖6所示，輸出緩沖器210包括并聯(lián)連接的五個(gè)P溝道MOS 晶體管211p至215p和并聯(lián)連接的五個(gè)N溝道MOS晶體管211n至 215n。在晶體管211p至215p和晶體管211n至215n之間串聯(lián)交接電 阻器218和219。電阻器218和電阻器219的連接點(diǎn)被連接到數(shù)據(jù)輸入 /輸出端DQ。構(gòu)成操作信號230P的五個(gè)操作信號231P至235P被提供給晶體管 211p至215p的柵極。構(gòu)成操作信號230N的五個(gè)操作信號231N至235N 被提供給晶體管211n至215n的柵極。輸出緩沖器210中的十個(gè)晶體 管由十個(gè)操作信號231P至235P和231N至235n分開地進(jìn)行通-斷控制。 操作信號231P至235P構(gòu)成操作信號230P,以及操作信號231N至235N 構(gòu)成操作信號230N。在輸出緩沖器210中，由P溝道MOS晶體管211p至215p和電阻 器218形成的上拉電路PU具有與圖2所示的復(fù)制緩沖器110 (120) 相同的電路結(jié)構(gòu)。由N溝道MOS晶體管211n至215n和電阻器219 形成的下拉電路PD具有與圖3所示的復(fù)制緩沖器130相同的電路結(jié) 構(gòu)。由此，設(shè)計(jì)晶體管211p至215p的并聯(lián)電路和晶體管21 ln至215n 的并聯(lián)電路以，例如，在導(dǎo)通的時(shí)候具有120Q。電阻器218和219的 阻抗值分別被設(shè)計(jì)為例如，120fi。因此，如果晶體管211p至215p的 并聯(lián)電路或晶體管211n至215n的并聯(lián)電路被導(dǎo)通，那么從數(shù)據(jù)輸入/ 輸出端DQ看到的輸出緩沖器的阻抗是240Q。在實(shí)際的半導(dǎo)體器件中，多個(gè)這種輸出緩沖器210被并行設(shè)置， 以及取決于將使用的輸出緩沖器數(shù)目來選擇該輸出阻抗。假定輸出緩 沖器的阻抗由X表示，通過使用并聯(lián)的Y輸出緩沖器，輸出阻抗被計(jì) 算為X/Y。圖7是前級電路230的電路圖。如圖7所示，前級電路230由五個(gè)或(OR)電路301至305和五 個(gè)與(AND)電路311至315形成。來自輸出控制電路240的選擇信 號240P和來自校準(zhǔn)電路100的阻抗控制信號DRZQP1至DRZQP5被 提供給"或"電路301至305。其間，來自輸出控制電路240的選擇信 號240N和來自校準(zhǔn)電路100的阻抗控制信號DRZQN1至DRZQN5被 提供給"與"電路311至315。選擇信號240P和240N是輸出控制電路240的輸出，取決于將從 數(shù)據(jù)輸入/輸出端DQ輸出的數(shù)據(jù)的邏輯值來控制該選擇信號240P和 240N。具體地，當(dāng)從數(shù)據(jù)輸入/輸出端DQ輸出高電平信號時(shí)，選擇信號240P和240N被設(shè)為低電平。當(dāng)從數(shù)據(jù)輸入/輸出端DQ輸出低電平 信號時(shí)，選擇信號240P和240N被設(shè)為高電平。當(dāng)利用使用輸出緩沖 器210作為端子電阻器的ODT(On Die Termination)時(shí)，選擇信號240P 被設(shè)為低電平和選擇信號240N被設(shè)為高電平。操作信號23IP至235P(-230P)和操作信號23IN至235N(=230N) 被提供給輸出緩沖器210，如圖5所示，操作信號231P至235P是"或" 電路301至305的輸出，操作信號231N至235N是"與"電路311至 315的輸出。以上說明了半導(dǎo)體器件200的結(jié)構(gòu)。接下來，按照基準(zhǔn)電壓的調(diào) 整操作和校準(zhǔn)操作的順序，說明根據(jù)本實(shí)施例的校準(zhǔn)電路100的操作。首先說明基準(zhǔn)電壓的調(diào)整操作。在封裝芯片之后，在外部電阻器Re連接到校準(zhǔn)端ZQ的狀態(tài)中進(jìn) 行基準(zhǔn)電壓的調(diào)整操作，如圖5所示。外部電阻器Re的阻抗是復(fù)制緩 沖器110的設(shè)置目標(biāo)值，以及在上面的例子中使用240Q的電阻。但是， 外部電阻器Re不被直接連接到芯片上的校準(zhǔn)端ZQ，而是被連接到封 裝上的外部端子ZQe。因此，從芯片上的校準(zhǔn)端ZQ觀察到的阻抗值變?yōu)橥獠侩娮杵鱎e 和封裝上的電阻器Rp的組合的值(=Re+Rp)。例如，當(dāng)封裝上的電 阻器Rp是lQ時(shí)，241f2的電阻被連接到校準(zhǔn)端ZQ。因此，當(dāng)在該狀態(tài)中進(jìn)行校準(zhǔn)操作時(shí)，復(fù)制緩沖器110的阻抗被 調(diào)整為Re+Rp (=241fi)。如之后描述的，在校準(zhǔn)操作中，首先設(shè)置復(fù) 制緩沖器110的阻抗，以及基于該阻抗設(shè)置復(fù)制緩沖器130的阻抗。 這些設(shè)置狀態(tài)被反映到輸出緩沖器210。因此，當(dāng)復(fù)制緩沖器110的阻 抗不準(zhǔn)確時(shí)，構(gòu)成輸出緩沖器210的上拉電路PU和下拉電路PD的阻抗也變得不準(zhǔn)確。通過進(jìn)行基準(zhǔn)電壓的調(diào)整操作可以解決該阻抗的偏差。 圖S是用于說明基準(zhǔn)電壓的調(diào)整操作的流程圖。在基準(zhǔn)電壓的調(diào)整操作中，控制信號ACT1被激活，以及開始校準(zhǔn)電路100中包括的阻抗調(diào)整電路141的計(jì)數(shù)操作(步驟Sll)。在電 源被導(dǎo)通之后的初始狀態(tài)中，例如，阻抗調(diào)整電路141的計(jì)數(shù)值全被 復(fù)位為1 (在本例子，"11111")。因此，作為阻抗調(diào)整電路141的輸 出的阻抗控制信號DRZQP1至DRZQP5全部處于高電平。因此，復(fù)制 緩沖器110中包括的晶體管111至115都變?yōu)閿嚅_狀態(tài)。結(jié)果，作為 比較電路151的輸出的比較信號C0MP1變?yōu)榈碗娖健Ｒ虼?，阻抗調(diào)整電路141繼續(xù)進(jìn)行遞減計(jì)數(shù)操作，并與該遞減相 關(guān)地改變晶體管111至115的通/斷狀態(tài)。具體地，因?yàn)榫w管111至 115的W/L比率分別被設(shè)為"l", "2"， "4"， "8"和"16"，阻抗調(diào)整電路 141的輸出中的最低有效位(LSB)變?yōu)樽杩箍刂菩盘朌RZQP1，且最 高有效位(MSB)變?yōu)樽杩箍刂菩盘朌RZQP5。結(jié)果，可以以最小的 間距改變復(fù)制緩沖器110的阻抗。當(dāng)繼續(xù)進(jìn)行遞減計(jì)數(shù)時(shí)，復(fù)制緩沖器110的阻抗逐漸地減小，且 校準(zhǔn)端ZQ的電位增加，如圖9所示。當(dāng)復(fù)制緩沖器110的阻抗減小到 小于作為復(fù)制緩沖器110的阻抗目標(biāo)的阻抗Re (確切地，Re+Rp)的 電平時(shí)，校準(zhǔn)端ZQ的電位超出基準(zhǔn)電壓VMID。結(jié)果，作為比較電路 151的輸出的比較信號C0MP1被反轉(zhuǎn)為高電平。響應(yīng)于此，阻抗調(diào)整 電路141繼續(xù)進(jìn)行遞增計(jì)數(shù)操作，由此增加復(fù)制緩沖器110的阻抗。當(dāng)重復(fù)以上操作時(shí)，校準(zhǔn)端ZQ的電位被穩(wěn)定在基準(zhǔn)電壓VMID 附近。此后，控制信號ACT1被禁止，以及阻抗調(diào)整電路141的計(jì)數(shù)操作停止(步驟S12)。結(jié)果，阻抗調(diào)整電路141的計(jì)算值固定，以及阻抗控制信號DRZQP1至DRZQP5的電平變得穩(wěn)固。在完成以上操作之后，復(fù)制緩沖器110的阻抗的調(diào)整結(jié)束。接下來，使用測試器測量復(fù)制緩沖器110的實(shí)際阻抗(步驟S13)。 復(fù)制緩沖器110的當(dāng)前阻抗必須等于外部電阻器Re和封裝上的電阻器 Rp的電阻總和(=Re+Rp)，在上面的例子中是241fi。因此，從外部 端子ZQe觀察的復(fù)制緩沖器110的阻抗變?yōu)镽e+2Rp，在上面的例子中 變?yōu)?42fi。最初，要求從外部端子ZQe觀察的復(fù)制緩沖器110的阻抗 與外部電阻Re (=240fi) —致。為了校正以上偏差，使用基準(zhǔn)電壓調(diào)整電路170來調(diào)整基準(zhǔn)電壓 VMID(步驟S14)。當(dāng)在步驟S13測量的阻抗高于目標(biāo)值時(shí)，調(diào)整基 準(zhǔn)電壓VMID以在高位值偏移。如上所述，基準(zhǔn)電壓調(diào)整電路170包 括選擇器171和選擇信號發(fā)生單元172。因此，基于在步驟S13測量的 阻抗，對選擇信號發(fā)生單元172進(jìn)行預(yù)定的寫處理。因?yàn)檫x擇信號S基于以上操作改變，選擇器171根據(jù)選擇信號S 轉(zhuǎn)變基準(zhǔn)電壓VMID1至VMID5的選擇。例如，當(dāng)在初始狀態(tài)中選擇 基準(zhǔn)電壓VMID3時(shí)，選擇較高電壓的基準(zhǔn)電壓VMID1或VMID2。具 體地，通過在測試器側(cè)提供示出阻抗的偏差量和將被選擇的基準(zhǔn)電壓 之間的關(guān)系的表，并通過參考該表，可以選擇基準(zhǔn)電壓的任意一個(gè)。 根據(jù)該方法，可以以高速完成基準(zhǔn)電壓的調(diào)整。另外，僅僅確定步驟S13測量的阻抗是否高于目標(biāo)值，以及基于 該確定將基準(zhǔn)電壓的選擇轉(zhuǎn)變一級。該操作被重復(fù)多次，由此規(guī)定將 被最后選擇的基準(zhǔn)電壓。根據(jù)該方法，盡管該調(diào)整需要時(shí)間，可以更 精確地調(diào)整基準(zhǔn)電壓?；鶞?zhǔn)電壓的調(diào)整操作如上所述。當(dāng)基準(zhǔn)電壓的調(diào)整操作完成時(shí)，基準(zhǔn)電壓VMID變?yōu)閺闹虚g電壓(VDD/2)偏移的狀態(tài)。接下來，說明該校準(zhǔn)操作。在進(jìn)行基準(zhǔn)電壓的上述調(diào)整操作之后， 當(dāng)不指示校準(zhǔn)操作時(shí)，執(zhí)行該校準(zhǔn)操作。圖IO是用于說明校準(zhǔn)操作的流程圖。當(dāng)通過外部命令指示校準(zhǔn)操作(步驟S21: YES)時(shí)，控制信號 ACT1被激活，以開始阻抗調(diào)整電路141的計(jì)數(shù)操作(步驟S22)'。此 后，控制信號ACT1被禁止，以停止阻抗調(diào)整電路141的計(jì)數(shù)操作(步 驟S23)。該操作與步驟Sll和S12的基準(zhǔn)電壓的調(diào)整操作相同。結(jié)果， 作為阻抗調(diào)整電路141的輸出的計(jì)數(shù)值被固定，以及阻抗控制信號 DRZQP1至DRZQP5的電平被穩(wěn)固。在此情況下，將被提供給比較電路151的倒相輸入端(-)的基準(zhǔn) 電壓VMID是略微地高于通過基準(zhǔn)電壓的調(diào)整操作偏移的電平電壓， 例如，略微地高于中間電壓(VDD/2)的電平電壓。在此情況下，復(fù)制 緩沖器110的阻抗目標(biāo)值變?yōu)槁晕⒌陀谕獠侩娮杵鱎e的電阻的值。因 此，當(dāng)基準(zhǔn)電壓VMID偏移以致復(fù)制緩沖器110的阻抗目標(biāo)值變?yōu)?Re-Rp時(shí)，從外部端子ZQe觀察的復(fù)制緩沖器的阻抗基本上與外部電 阻器Re的阻抗一致。在上述例子中，當(dāng)基準(zhǔn)電壓VMID被偏移以致復(fù)制緩沖器110的 阻抗變?yōu)?390時(shí)，從外部端子ZQe觀察的復(fù)制緩沖器110的阻抗精 確地變?yōu)?400= (2390+1Q)。增加的lfi對應(yīng)于封裝上的電阻Rp。如圖1所示，因?yàn)樽杩箍刂菩盘朌RZQP1至DRZQP5也被提供給 復(fù)制緩沖器120，復(fù)制緩沖器120的阻抗也被設(shè)為相同的值。接下來，控制信號ACT2被激活，以及開始校準(zhǔn)電路100中包括 的阻抗調(diào)整電路142的計(jì)數(shù)操作(步驟S24)。在該初始狀態(tài)中，例如， 作為阻抗調(diào)整電路142的輸出的計(jì)數(shù)值被全部復(fù)位為零，(在本例子 中，計(jì)數(shù)值被復(fù)位為"00000")。因此，作為阻抗調(diào)整電路142的輸出 的阻抗控制信號DRZQN1至DRZQN5全部處于低電平。由此，復(fù)制緩 沖器130中包括的晶體管131至135全部變?yōu)閿嚅_狀態(tài)。結(jié)果，作為 比較電路152的輸出的比較信號COMP2變?yōu)楦唠娖?。響?yīng)于上述，阻抗調(diào)整電路142繼續(xù)進(jìn)行遞增計(jì)數(shù)，以及和該遞 增計(jì)數(shù)的繼續(xù)進(jìn)行相關(guān)地改變晶體管131至135的通/斷權(quán)態(tài)。在此情 況下，響應(yīng)于晶體管131至135的W/L分別被設(shè)為"l"， "2"， "4"， "8" 和"16"的事實(shí)，阻抗調(diào)整電路142的最小有效位(LSB)用作阻抗控制 信號DRZQN1，以及最高有效位(MSB)用作阻抗控制信號DRZQN5。 結(jié)果，可以以最小間距改變復(fù)制緩沖器130的阻抗。當(dāng)該遞增計(jì)數(shù)操作進(jìn)行時(shí)，復(fù)制緩沖器130的阻抗逐漸地減小， 以及節(jié)點(diǎn)A的電位逐漸地降低，如圖11所示。當(dāng)復(fù)制緩沖器130的阻 抗減小至小于目標(biāo)阻抗(=Re-Rp)時(shí)，節(jié)點(diǎn)A的電位變?yōu)榈陀谥虚g電 壓(VDD/2)。結(jié)果，作為比較電路152的輸出的比較信號COMP2被 反轉(zhuǎn)為低電平。響應(yīng)于此，阻抗調(diào)整電路142繼續(xù)進(jìn)行遞減計(jì)數(shù)，并 增加復(fù)制緩沖器130的阻抗。當(dāng)重復(fù)上述操作時(shí)，節(jié)點(diǎn)A的電位被穩(wěn)定在中間電壓(VDD/2) 附近。此后，控制信號ACT2被禁止，以及阻抗調(diào)整電路142的計(jì)數(shù) 操作停止(步驟S25)。結(jié)果，作為阻抗調(diào)整電路142的輸出的計(jì)數(shù)值 被固定，以及阻抗控制信號DRZQN1至DRZQN5的電平被穩(wěn)固?；谏鲜霾僮鳎瑥?fù)制緩沖器130的阻抗也可以被正確地調(diào)整為目 標(biāo)值。返回參考步驟S21，等候基于外部命令等的校準(zhǔn)操作的指令。當(dāng) 指示校準(zhǔn)操作(步驟S21: YES)時(shí)，執(zhí)行上述一系列操作。上面說明了校準(zhǔn)操作。通過上述校準(zhǔn)操作穩(wěn)固的阻抗控制信號DRZQP和DRZQN被提供給圖5所示的前級電路230。因此，在由前 級電路230控制的輸出緩沖器210中也反映該復(fù)制緩沖器的設(shè)置內(nèi)容。如圖5所示，在芯片上的數(shù)據(jù)輸入和輸出端DQ和封裝上的外部 端子DQe之間存在類似的電阻分量Rp。因此，從封裝上的外部端子 DQe的觀點(diǎn)，輸出緩沖器210可以在希望的阻抗('例如，240Q)中精 確地工作。如上所述，根據(jù)本實(shí)施例的校準(zhǔn)電路100具有偏置校準(zhǔn)操作過程 中使用的基準(zhǔn)電壓VMID的功能。因此，通過考慮封裝上的電阻Rp， 該阻抗可以被調(diào)整為精確的阻抗。不需要對所有半導(dǎo)體器件200都進(jìn)行基準(zhǔn)電壓的調(diào)整操作。對于 使用相同規(guī)格的封裝的其他半導(dǎo)體器件，不需要該基準(zhǔn)電壓的調(diào)整操 作，該公共內(nèi)容可以被寫到選擇信號發(fā)生單元172。盡管在上面的實(shí)施例中，提供給比較電路151的基準(zhǔn)電壓VMID 被偏移，但是也可以偏移待提供給比較電路152的基準(zhǔn)電壓。接下來 說明可以偏移待提供給比較電路152的基準(zhǔn)電壓的實(shí)施例。圖12是根據(jù)本發(fā)明第二實(shí)施例的校準(zhǔn)電路500的電路圖。根據(jù)本實(shí)施例的校準(zhǔn)電路500與第一校準(zhǔn)電路100的不同之處在 于，圖1所示的電阻器181和182由基準(zhǔn)電壓發(fā)生電路560和基準(zhǔn)電 壓調(diào)整電路570替代。其他方面與圖l所示的第一校準(zhǔn)電路100相同。 因此，與第一校準(zhǔn)電路100相同的組成元件被指定相同的參考數(shù)字，以及它們的多余說明將被省略。在本實(shí)施例中，可以使用基準(zhǔn)電壓發(fā)生電路560和基準(zhǔn)電壓調(diào)整電路570，偏移待提供給比較電路152的基準(zhǔn)電壓VMIDa?；鶞?zhǔn)電壓 發(fā)生電路560和基準(zhǔn)電壓調(diào)整電路570的電路結(jié)構(gòu)分別類似于圖4所 示的基準(zhǔn)電壓發(fā)生電路160和基準(zhǔn)電壓調(diào)整電路170的電路結(jié)構(gòu)?；鶞?zhǔn)電壓VMIDa被偏移，以使從數(shù)據(jù)輸入和輸出端DQ輸出的輸 出信號的上升波形和下降波形均勻。換句話說，在構(gòu)成輸出緩沖器210 的P溝道MOS晶體管21 lp至215p的伏安牿性(電流-電壓特性)和N 溝道MOS晶體管211n至215n的伏安特性之間存在一些差異。因此， 即使當(dāng)導(dǎo)通電阻一致時(shí)，在某些情況下，在上升波形和下降波形之間 也存在不一致性?？梢酝ㄟ^在構(gòu)成輸出緩沖器210的P溝道MOS晶體 管211p至215p的導(dǎo)通電阻和N溝道MOS晶體管211n至215n的導(dǎo)通 電阻之間提供輕微的差異來解決該波形之間的差異。從上面的觀點(diǎn)，根據(jù)本實(shí)施例的校準(zhǔn)電路500被配置以能夠偏移 用來進(jìn)行復(fù)制緩沖器130的阻抗調(diào)整的基準(zhǔn)電壓。因此，當(dāng)使用根據(jù) 本實(shí)施例的校準(zhǔn)電路500時(shí)，除獲得根據(jù)上述實(shí)施例的上述效果之外， 可以使輸出信號的上升波形和下降波形均勻。根據(jù)本發(fā)明的半導(dǎo)體器件是諸如DRAM的半導(dǎo)體存儲器件，例如， 采用在存儲模塊上設(shè)置多個(gè)DRAM的模式。但是，該半導(dǎo)體器件不局 限于該模式。構(gòu)成外部電阻器Re的器件包括在存儲模塊上設(shè)置的分立 部件。此外， 一個(gè)外部電阻器Re被分配給一個(gè)半導(dǎo)體存儲器件，以及 一個(gè)外部電阻器Re也被存儲模塊上的多個(gè)半導(dǎo)體存儲器件共享。根據(jù)本發(fā)明的半導(dǎo)體器件也被直接安裝在數(shù)據(jù)處理系統(tǒng)上。但是， 該半導(dǎo)體器件的結(jié)構(gòu)不局限于此。構(gòu)成外部電阻器Re的器件可以被安裝在系統(tǒng)基底上，以及也可以被安裝在半導(dǎo)體器件的封裝上。可以通過數(shù)據(jù)處理系統(tǒng)選擇性地決定該外部電阻器Re的阻抗值。圖13示出了使用根據(jù)本發(fā)明的優(yōu)選實(shí)施例的半導(dǎo)體存儲器件的數(shù) 據(jù)處理系統(tǒng)1000的結(jié)構(gòu)框圖。根據(jù)本實(shí)施例的半導(dǎo)體存儲器件是 DRAM。圖13所示的數(shù)據(jù)處理系統(tǒng)1000包括數(shù)據(jù)處理器1020和根據(jù)本實(shí) 施例的半導(dǎo)體存儲器件(DRAM) 1030，其經(jīng)由系統(tǒng)總線1010互相連 接。例如，數(shù)據(jù)處理器1020包括微處理器(MPU)和數(shù)字信號處理器 (DSP)。但是，數(shù)據(jù)處理器1020的魚成元件不局限于這些。在圖13 中，盡管數(shù)據(jù)處理器1020和DRAM 1030經(jīng)由系統(tǒng)總線IOIO互相連接， 為了簡化該說明，數(shù)據(jù)處理器1020和DRAM 1030可以經(jīng)由本地總線 互相連接，而不通過系統(tǒng)總線IOIO互相連接。盡管為了簡化說明，在圖13中僅繪制了一組系統(tǒng)總線1010，系統(tǒng) 總線可以根據(jù)需要經(jīng)由連接器串聯(lián)或并聯(lián)設(shè)置。在圖13所示的存儲系 統(tǒng)數(shù)據(jù)處理系統(tǒng)中，存儲裝置1040、 I/O器件1050以及ROM 1060被 連接到系統(tǒng)總線1010。但是，這些部件未必是本發(fā)明的必需組成元件。存儲裝置1040包括硬盤驅(qū)動(dòng)器、光盤驅(qū)動(dòng)器以及閃存存儲器。I/O 器件1050包括諸如液晶顯示器的顯示器件以及諸如鍵盤和鼠標(biāo)的輸入 裝置。I/O裝置1050可以是輸入裝置和輸出裝置的任意一種。此外， 盡管為了簡化在圖13繪制了每一個(gè)組成元件，但是組成元件的數(shù)目不 局限于一個(gè)，且可以是一個(gè)，或兩個(gè)，或更多。本發(fā)明決不局限于上述實(shí)施例，而是可以在權(quán)利要求所述的本發(fā) 明的范圍內(nèi)進(jìn)行各種改進(jìn)，以及這些改進(jìn)被自然地包括在本發(fā)明的范 圍內(nèi)。例如，構(gòu)成復(fù)制緩沖器110， 120和130的晶體管尺寸不需要與構(gòu)成輸出緩沖器210的晶體管尺寸相同。只要阻抗基本上相同，可以使 用縮小的晶體管。為了減小基準(zhǔn)電壓發(fā)生電路160的功耗，可以在電源電位VDD和 電阻器161之間設(shè)置開關(guān)，以及只有當(dāng)進(jìn)行基準(zhǔn)電壓的校準(zhǔn)操作和調(diào) 整時(shí)才導(dǎo)通該開關(guān)。根據(jù)該布置，可以減小不使用基準(zhǔn)電壓VMID期 間的功耗。在此情況下，當(dāng)電阻器161至163的總阻抗值被設(shè)置得高時(shí)，也 可以減小該基準(zhǔn)電壓VMID使ffi過程中的功耗。當(dāng)電阻器161至163 的總阻抗值過高時(shí)，從該開關(guān)被導(dǎo)通時(shí)直到校正基準(zhǔn)電壓VMID被輸 出時(shí)需要的時(shí)間變長。因此，優(yōu)選地，在校正基準(zhǔn)電壓VMID可以被 輸出的限制內(nèi)，在通過外部命令指示校準(zhǔn)操作直到第一計(jì)數(shù)操作開始 之后，電阻器161至163的總阻抗值被盡可能設(shè)置為高。在上述實(shí)施例中，包括五個(gè)晶體管的并聯(lián)電路用于構(gòu)成輸出緩沖 器和復(fù)制緩沖器的并聯(lián)電路。但是，并聯(lián)連接的晶體管數(shù)目不局限于 五個(gè)。
權(quán)利要求
1.一種校準(zhǔn)電路，包括連接到校準(zhǔn)端的復(fù)制緩沖器；輸出基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生電路；將校準(zhǔn)端的電壓與基準(zhǔn)電壓相比較的比較電路；基于所述比較電路的輸出改變所述復(fù)制緩沖器的阻抗的阻抗調(diào)整電路；以及能夠改變從所述基準(zhǔn)電壓發(fā)生電路輸出的基準(zhǔn)電壓電平的基準(zhǔn)電壓調(diào)整電路。
2. 如權(quán)利要求l所述的校準(zhǔn)電路，其中，所述基準(zhǔn)電壓發(fā)生電路 產(chǎn)生具有相互不同電平的多個(gè)基準(zhǔn)電壓，且所述基準(zhǔn)電壓調(diào)整電路選擇所述多個(gè)基準(zhǔn)電壓之一。
3. 如權(quán)利要求2所述的校準(zhǔn)電路，其中，所述基準(zhǔn)電壓調(diào)整電路 包括基于選擇信號從多個(gè)基準(zhǔn)電壓中選擇任意一個(gè)基準(zhǔn)電壓的選擇 器；和產(chǎn)生所述選擇信號的選擇信號發(fā)生單元，其中所述選擇信號發(fā)生單元包括非易失性存儲器元件。
4. 如權(quán)利要求3所述的校準(zhǔn)電路，其中，所述非易失性存儲器元 件是電可寫元件。
5. 如權(quán)利要求4所述的校準(zhǔn)電路，其中，所述非易失性存儲器元 件是反熔絲。
6. 如權(quán)利要求2至5的任意一項(xiàng)所述的校準(zhǔn)電路，其中，所述基 準(zhǔn)電壓發(fā)生電路包括高阻部分和低阻部分，且從所述低阻部分取得多 個(gè)基準(zhǔn)電壓。
7. 如權(quán)利要求6所述的校準(zhǔn)電路，其中，所述高阻部分包括擴(kuò)散 層電阻器，且所述低阻部分包括布線電阻器。
8. 如權(quán)利要求l至5的任意一項(xiàng)所述的校準(zhǔn)電路，其中，所述復(fù)制緩沖器具有上拉功能或下拉功能。
9. 一種半導(dǎo)體器件，包括數(shù)據(jù)輸出端；校準(zhǔn)端；連接到所述數(shù)據(jù)輸出端的輸出緩沖器；以及 校準(zhǔn)電路，其中所述輸出緩沖器的一部分具有與所述復(fù)制緩沖器相同的電路 結(jié)構(gòu)，所述校準(zhǔn)電路包括連接到所述校準(zhǔn)端的復(fù)制緩沖器；輸出基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生電路；將校準(zhǔn)端的電壓與基準(zhǔn)電壓相比較的比較電路；基于所述比較電路的輸出，改變所述復(fù)制緩沖器的阻抗的阻抗調(diào) 整電路；以及能夠改變從所述基準(zhǔn)電壓發(fā)生電路輸出的基準(zhǔn)電壓電平的基準(zhǔn)電 壓調(diào)整電路。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中，通過所述阻抗調(diào)整 電路調(diào)整所述輸出緩沖器的輸出阻抗。
11. 一種校準(zhǔn)電路，包括連接到校準(zhǔn)端的第一復(fù)制緩沖器；具有與第一復(fù)制緩沖器相同的電路結(jié)構(gòu)的第二復(fù)制緩沖器； 連接到第二復(fù)制緩沖器的第三復(fù)制緩沖器； 分別產(chǎn)生第一和第二基準(zhǔn)電壓的第一和第二基準(zhǔn)電壓發(fā)生電路; 將校準(zhǔn)端的電壓與第一基準(zhǔn)電壓相比較的第一比較電路；將第二和第三復(fù)制緩沖器的節(jié)點(diǎn)處的電壓與第二基準(zhǔn)電壓相比較 的第二比較電路；基于第一比較電路的輸出改變第一和第二復(fù)制緩沖器的輸出阻抗 的第一阻抗調(diào)整電路；基于第二比較電路的輸出改變第三復(fù)制緩沖器的輸出阻抗的第二 阻抗調(diào)整電路；以及分別調(diào)整第一和第二基準(zhǔn)電壓的第一和第二基準(zhǔn)電壓調(diào)整電路。
12. 如權(quán)利要求ll所述的校準(zhǔn)電路，其中，所述第一和第二復(fù)制緩沖器具有上拉功能和下拉功能之一，且所述第三復(fù)制緩沖器具有上 拉功能和下拉功能的另一個(gè)。
13. —種半導(dǎo)體器件，包括 數(shù)據(jù)輸出端；校準(zhǔn)端；連接到數(shù)據(jù)輸出端的輸出緩沖器；以及 校準(zhǔn)電路，其中所述輸出緩沖器具有與第二和第三復(fù)制緩沖器相同的電路結(jié) 構(gòu)，所述校準(zhǔn)電路包括連接到校準(zhǔn)端的第一復(fù)制緩沖器；具有與第一復(fù)制緩沖器相同的電路結(jié)構(gòu)的第二復(fù)制緩沖器； 連接到第二復(fù)制緩沖器的第三復(fù)制緩沖器；分別產(chǎn)生第一和第二基準(zhǔn)電壓的第一和第二基準(zhǔn)電壓發(fā)生電路；將校準(zhǔn)端的電壓與第一基準(zhǔn)電壓相比較的第一比較電路；將第二和第三復(fù)制緩沖器的節(jié)點(diǎn)處的電壓與第二基準(zhǔn)電壓相比較的第二比較電路；基于第一比較電路的輸出改變第一和第二復(fù)制緩沖器的輸出阻抗 的第一阻抗調(diào)整電路；基于第二比較電路的輸出改變第三復(fù)制緩沖器的輸出阻抗的第二 阻抗調(diào)整電路；以及分別調(diào)整第一和第二基準(zhǔn)電壓的第一和第二基準(zhǔn)電壓調(diào)整電路。
14. 如權(quán)利要求13所述的半導(dǎo)體器件，其中，所述第一阻抗調(diào)整 電路調(diào)整輸出緩沖器中包括的上拉電路和下拉電路之一的輸出阻抗， 且所述第二阻抗調(diào)整電路調(diào)整輸出緩沖器中包括的上拉電路和下拉電 路的另一個(gè)的輸出阻抗。
15. —種半導(dǎo)體器件的輸出特性調(diào)整方法，所述半導(dǎo)體器件包括 連接到校準(zhǔn)端的復(fù)制緩沖器，產(chǎn)生基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生電路，將 校準(zhǔn)端的電壓與基準(zhǔn)電壓相比較的比較電路，以及基于所述比較電路 的輸出改變所述復(fù)制緩沖器的輸出阻抗的阻抗調(diào)整電路，所述輸出特 性調(diào)整方法包括調(diào)整復(fù)制緩沖器的阻抗的第一步驟； 測量復(fù)制緩沖器的阻抗的第二步驟；以及基于復(fù)制緩沖器的阻抗調(diào)整基準(zhǔn)電壓的第三步驟。
16. 如權(quán)利要求15所述的半導(dǎo)體器件的輸出特性調(diào)整方法，其中， 在第一步驟，調(diào)整復(fù)制緩沖器的阻抗使得在校準(zhǔn)端出現(xiàn)的電壓幾乎與 基準(zhǔn)電壓一致。
17. 如權(quán)利要求16所述的半導(dǎo)體器件的輸出特性調(diào)整方法，其中， 在第三步驟，偏移基準(zhǔn)電壓使得從外部端子觀察的復(fù)制緩沖器的阻抗 變?yōu)轭A(yù)定值。
18. —種包括數(shù)據(jù)處理器和半導(dǎo)體器件的數(shù)據(jù)處理系統(tǒng)，其中所 述半導(dǎo)體器件包括校準(zhǔn)電路，其中所述校準(zhǔn)電路具有連接到校準(zhǔn)端的復(fù)制緩沖器；輸出基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生電路； 將校準(zhǔn)端的電壓與基準(zhǔn)電壓相比較的比較電路；基于所述比較電路的輸出改變復(fù)制緩沖器的阻抗的阻抗調(diào)整電 路；以及能夠改變從所述基準(zhǔn)電壓發(fā)生電路輸出的基準(zhǔn)電壓電平的基準(zhǔn)電 壓調(diào)整電路。
全文摘要
本發(fā)明涉及校準(zhǔn)電路、半導(dǎo)體器件及調(diào)整半導(dǎo)體器件輸出特性的方法。所述校準(zhǔn)電路包括驅(qū)動(dòng)校準(zhǔn)端ZQ的復(fù)制緩沖器；產(chǎn)生基準(zhǔn)電壓VMID的基準(zhǔn)電壓發(fā)生電路；將校準(zhǔn)端ZQ中出現(xiàn)的電壓與第一基準(zhǔn)電壓VMID比較的比較電路；基于通過所述比較電路進(jìn)行的比較結(jié)果改變所述復(fù)制緩沖器的輸出阻抗的阻抗調(diào)整電路；以及調(diào)整基準(zhǔn)電壓VMID的基準(zhǔn)電壓調(diào)整電路。利用該布置，通過考慮校準(zhǔn)端ZQ和外部端子之間存在的電阻分量，可以偏移基準(zhǔn)電壓VMID，且因此可以進(jìn)行更精確的校準(zhǔn)操作。
文檔編號G11C7/10GK101226764SQ20071014855
公開日2008年7月23日 申請日期2007年8月29日 優(yōu)先權(quán)日2006年8月29日
發(fā)明者細(xì)江由樹, 黑木浩二 申請人:爾必達(dá)存儲器株式會社