專利名稱：限流鎖存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性可擦除可編程存儲器的編程，且更明確的說涉及一種通過施加一偏壓到存儲器單元的源節(jié)點(diǎn)上以更快地編程此等存儲器單元的技術(shù)。
背景技術(shù)：
存儲器和存儲技術(shù)是信息時(shí)代促進(jìn)發(fā)展的一個(gè)關(guān)鍵技術(shù)領(lǐng)域。隨著因特網(wǎng)、萬維網(wǎng)(WWW)、無線電話、個(gè)人數(shù)字助理(PDA)、數(shù)碼相機(jī)、數(shù)碼攝像機(jī)、數(shù)字音樂播放器、計(jì)算機(jī)、網(wǎng)絡(luò)和更多數(shù)字產(chǎn)品的快速發(fā)展，不斷需要更好的存儲器和存儲技術(shù)。
一種特殊的存儲器為非易失性存儲器。非易失性存儲器甚至是當(dāng)電源被移除時(shí)也可保留其存儲器或存儲狀態(tài)。一些類型的非易失性可擦除可編程存儲器包括閃存、EEPROM、EPROM、MRAM、FRAM、鐵電性和磁性存儲器。一些非易失性存儲器產(chǎn)品包括快閃磁盤驅(qū)動(dòng)器、緊密快閃(CF)卡、多媒體卡(MMC)、安全數(shù)字(SD)卡、快閃PC卡(例如，ATA快閃卡)、智慧卡、個(gè)人標(biāo)記(P-Tag)和記憶棒。
廣泛使用的半導(dǎo)體存儲器存儲單元的類型為快閃存儲器單元。一些類型的浮柵存儲器單元包括閃存、EEPROM和EPROM。存在其它類型的存儲器單元技術(shù)，如上文提及的此等技術(shù)。浮柵存儲器單元(諸如閃存)僅作為一實(shí)例進(jìn)行論述。通過適當(dāng)?shù)男薷拇松暾埌钢械恼撌鲆部蓱?yīng)用于除了浮柵技術(shù)外的其它存儲器技術(shù)。
存儲器單元被配置或編程為所要配置狀態(tài)。特別地，將電荷置于快閃存儲器單元的浮柵或從快閃存儲器單元的浮柵移除電荷以將所述單元設(shè)為兩個(gè)或兩個(gè)以上存儲狀態(tài)。一狀態(tài)為編程狀態(tài)而另一狀態(tài)為擦除狀態(tài)?？扉W存儲器單元可用以表示至少兩個(gè)二進(jìn)制狀態(tài)0或1?？扉W存儲器單元也可存儲兩個(gè)以上的二進(jìn)制狀態(tài)，如00、01、10或11。此單元可存儲多個(gè)狀態(tài)且可被稱為多狀態(tài)存儲器單元、多電平或多位存儲器單元。此允許在不增加存儲器單元數(shù)目的情況下制造較高密度的存儲器，因?yàn)槊恳淮鎯ζ鲉卧杀硎疽粋€(gè)以上的單位(single bit)。所述單元可具有一個(gè)以上的編程狀態(tài)。例如，對于能夠表示兩位的存儲器單元來說，將存在三個(gè)編程狀態(tài)和一個(gè)擦除狀態(tài)。
雖然非易失性存儲器已取得成功，但是仍然需要改良此技術(shù)。需要改良此等存儲器的密度、性能、速度、持久性和可靠性。也需要減小功率消耗并減小存儲每一位的成本。非易失性存儲器的一個(gè)方面是用以將數(shù)據(jù)寫入或編程到單元中的電路和技術(shù)。鎖存電路可用于此目的。傳統(tǒng)的數(shù)據(jù)鎖存器是直接連接到電源線、VDD和VSS。然而，連接此等電源到鎖存器可導(dǎo)致較長的延遲和更多的功率消耗。需要電路向所述單元提供適當(dāng)電壓以支持必要的操作、緊密的尺寸、具有低的功率消耗和視需要相對容易的調(diào)節(jié)。
應(yīng)意識到，需要改良用于操作存儲器單元的電路和技術(shù)。

發(fā)明內(nèi)容
本發(fā)明為一種限流鎖存電路，其可用于非易失性存儲器集成電路中，進(jìn)行解碼、編程、擦除和其它操作。在一個(gè)特定實(shí)施例中，在兩條電源線之間存在有并聯(lián)在一起的多個(gè)鎖存器。所述鎖存器使用一電流鏡射機(jī)制限制供應(yīng)予所述鎖存器的電流。數(shù)據(jù)改變期間，此減小了兩個(gè)電源、正電壓、接地電壓或負(fù)電壓的差值。當(dāng)鎖存器中的數(shù)據(jù)改變時(shí)所述電路提供較小的裝置尺寸和較快的速度，同時(shí)也提供較低的功率消耗。當(dāng)所述兩個(gè)電源之間的電壓差較大時(shí)所述技術(shù)提供較大幫助。
在一特定實(shí)施例中，本發(fā)明為包括以行和列排列的一陣列非易失性存儲器單元和復(fù)數(shù)個(gè)鎖存電路的集成電路。所述存儲器單元可包括閃存、EEPROM、EPROM、浮柵、HE或者DFGSSI單元。鎖存電路連接到存儲器單元陣列。所述鎖存電路在一上方電源線與一下方電源線之間是并聯(lián)的。每一鎖存電路包括一連接到所述上方電源線的上方上拉電路組塊和一連接到所述下方電源線的下方下拉電路組塊。所述電源線由限流電源供應(yīng)，所述限流電源可在芯片上產(chǎn)生。此外，在一實(shí)施例中，在第一模式中，所述上方電源線處于一正電壓。在第二模式中，所述上方電源線處于一負(fù)電壓且所述下方電源線也處于一負(fù)電壓，且下方電源線的電壓小于上方電源線的電壓。
上方上拉電路組塊包括一第一p型通道晶體管，其一源極連接到所述上方電源線，一柵極連接到一第一節(jié)點(diǎn)，而且一源極連接到一第二節(jié)點(diǎn)。上方上拉電路組塊進(jìn)一步包括一第二p型通道晶體管，其一源極連接到所述上方電源線，一柵極連接到所述第二節(jié)點(diǎn)，而且一源極連接到所述第一節(jié)點(diǎn)。
下方下拉電路組塊包括一第一n型通道晶體管，其一源極連接到所述下方電源線，一柵極連接到一第一節(jié)點(diǎn)，而且一源極連接到一第二節(jié)點(diǎn)。下方下拉電路組塊進(jìn)一步包括一第二n型通道晶體管，其一源極連接到所述下方電源線，一柵極連接到所述第二節(jié)點(diǎn)，而且一源極連接到所述第一節(jié)點(diǎn)。
鎖存器包括一第一n型通道晶體管，其連接于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，并且具有一連接到偏壓線的柵極。鎖存器具有一第二n型通道晶體管，其連接于第三節(jié)點(diǎn)與第四節(jié)點(diǎn)之間，并且具有一連接到所述偏壓線的柵極。所述第一和第二n型通道晶體管可為深n型井裝置，每一裝置形成于位于一n型井盆區(qū)內(nèi)的一p型擴(kuò)散盆區(qū)中。
所述鎖存器可進(jìn)一步包括一第一p型通道晶體管，其連接于第二節(jié)點(diǎn)與第五節(jié)點(diǎn)之間；和一第二p型通道晶體管，其連接于第四節(jié)點(diǎn)與第六節(jié)點(diǎn)之間。在正常操作期間，第五節(jié)點(diǎn)和第六節(jié)點(diǎn)提供互補(bǔ)邏輯信號(以任何電壓電平)。P型通道晶體管可為三n型井裝置，尤其是當(dāng)使用負(fù)電源時(shí)。
在一實(shí)施例中，鎖存電路的上方電源線連接到一10伏或更大的正電壓源而且所述下方電源線連接到接地電壓。在操作期間，上方電源線的電壓與下方電源線的電壓之間的電壓差為約10伏或更大。
供應(yīng)予上方電源線的電壓由第一芯片上激勵(lì)電路產(chǎn)生，并且供應(yīng)予下方電源線的電壓由第二芯片上激勵(lì)電路產(chǎn)生。來自上方電源線的電流可限制于約10微安并且流入下方電源線的電流可限制于約10微安。被限制的電流量可為任何電平，且視特定應(yīng)用或需要而定。在其它實(shí)施例中，限流器可限制于100微安或更小。
在另一實(shí)施例中，本發(fā)明是一具有非易失性存儲器單元和多個(gè)鎖存器的集成電路，每一行存儲器單元有一個(gè)鎖存器。鎖存器在集成電路的基板上按照與一行存儲器單元相同的間距布置。所述鎖存器可存儲正電壓及負(fù)電壓。
根據(jù)以下詳細(xì)描述和所附圖式本發(fā)明的其它目的、特征和優(yōu)點(diǎn)將變得顯而易見，其中所有的圖式中同樣的參考符號表示同樣的特征件。


圖1整體展示了可并入本發(fā)明的各個(gè)方面的電子系統(tǒng)。
圖2A展示一NOR快閃單元的一實(shí)施例。
圖2B展示一NOR快閃單元的另一實(shí)施例。
圖3展示一串NAND快閃單元。
圖4展示NAND存儲器單元陣列。
圖5展示一浮柵存儲器單元。
圖6展示雙浮柵源極側(cè)注入(DFGSSI)配置快閃存儲器單元陣列。
圖7展示一限流鎖存器的電路圖。
圖8展示并聯(lián)的且與存儲器單元陣列界面連接的一列限流鎖存器。
圖9展示并聯(lián)配置的限流鎖存器的一替代實(shí)施例。
圖10展示一深n型井裝置NMOS裝置的一實(shí)例的橫截面。
圖11展示三n型井PMOS裝置的一實(shí)例的橫截面。
圖12展示一已劃分的陣列和鎖存器。
圖13展示一通過門(pass gate)電路。
圖14展示一限流電源的一實(shí)施例。
具體實(shí)施例方式
圖1整體展示了一可并入本發(fā)明的各個(gè)方面的電子系統(tǒng)，如計(jì)算機(jī)系統(tǒng)。一些電子系統(tǒng)的實(shí)例包括計(jì)算機(jī)、膝上型計(jì)算機(jī)、手提式計(jì)算機(jī)、掌上型計(jì)算機(jī)、個(gè)人數(shù)位助理(PDA)、MP3和其它音頻播放器、數(shù)碼相機(jī)、攝像機(jī)、電子游戲機(jī)、無線和有線電話裝置、應(yīng)答機(jī)、錄音機(jī)和網(wǎng)絡(luò)路由器。
此電子系統(tǒng)結(jié)構(gòu)包括一連接到系統(tǒng)總線23的處理器或微處理器21、隨機(jī)訪問主系統(tǒng)存儲器25和至少一個(gè)或一個(gè)以上的輸入輸出裝置27，如鍵盤、監(jiān)視器、調(diào)制解調(diào)器及其類似物。連接到典型計(jì)算機(jī)系統(tǒng)總線23的另一主計(jì)算機(jī)系統(tǒng)組件為多個(gè)長期非易失性存儲器29。與易失性存儲器(如DRAM(動(dòng)態(tài)RAM)或SRAM(靜態(tài)RAM))相比，非易失性存儲器甚至是移除裝置的電源之后也可保留其存儲狀態(tài)。通常，此存儲器為使用磁或光技術(shù)具有兆字節(jié)、千兆字節(jié)、或兆兆字節(jié)數(shù)據(jù)存儲容量的磁盤驅(qū)動(dòng)器。此數(shù)據(jù)經(jīng)檢索進(jìn)入系統(tǒng)易失性存儲器25用于當(dāng)前處理，且可容易地補(bǔ)充、改變或變更。
本發(fā)明的一方面在于在不犧牲非易失性、擦除和重寫數(shù)據(jù)至存儲器的簡便性、訪問速度、低成本和可靠性的情況下特定類型的半導(dǎo)體存儲器系統(tǒng)取代磁盤驅(qū)動(dòng)器。采用一個(gè)或一個(gè)以上的電可擦除可編程只讀存儲器(例如，閃存或EEPROM)集成電路達(dá)成此目的。集成電路有時(shí)被稱為芯片。此類型的存儲器具有所需工作功率較小和與硬盤驅(qū)動(dòng)磁媒體存儲器相比重量較輕的額外優(yōu)點(diǎn)，因此其尤其適合于用電池工作的便攜式計(jì)算機(jī)。此等非易失性半導(dǎo)體存儲器包括快閃磁盤驅(qū)動(dòng)器、緊密快閃(TM)卡、智慧(TM)卡、個(gè)人標(biāo)記(P-Tag)、多媒體卡、安全數(shù)字(SD)卡和記憶棒(R)。
大容量存儲器29由連接到計(jì)算機(jī)系統(tǒng)總線23的存儲器控制器31和快閃或者EEPROM集成電路芯片陣列33構(gòu)成。數(shù)據(jù)和指令主要通過數(shù)據(jù)線35從控制器31傳到快閃或者EEPROM陣列33。類似的，數(shù)據(jù)和狀態(tài)信號通過數(shù)據(jù)線37從快閃或者EEPROM陣列33傳到控制器31。數(shù)據(jù)線35和37可為串行或者并行的，此視實(shí)施而定。圖1中未圖示控制器31與EEPROM陣列33之間的其它控制和狀態(tài)電路。
非易失性存儲器集成電路也可與其它集成電路或組件結(jié)合起來，如控制器、微處理器、隨機(jī)訪問存儲器(RAM)或I/O裝置，以形成一非易失性存儲器系統(tǒng)?？刂破骱痛鎯ζ骺稍讵?dú)立的集成電路上或者存儲器集成電路可并入所述控制器中。存儲器可駐留在多個(gè)、獨(dú)立的集成電路上。例如，可將多個(gè)存儲器集成電路結(jié)合起來以獲得較大的存儲器大小。
美國專利第5,602,987號、美國專利第5,095,344號、美國專利第5,270,979號、美國專利第5,380,672號、美國專利第5,712,180號、美國專利第5,991,517號、美國專利第6,222,762號和美國專利第6,230,233中進(jìn)一步論述了快閃EEPROM系統(tǒng)和非易失性單元及存儲技術(shù)，所述專利連同此申請案中引用的所有其它參考文獻(xiàn)以引用的方式并入本文中。
一非易失性存儲器系統(tǒng)的存儲器集成電路包括多個(gè)存儲器單元，每一個(gè)存儲器單元保持至少一位數(shù)據(jù)。也可使用多狀態(tài)存儲器單元，其允許在每個(gè)單元中存儲多位數(shù)據(jù)。例如，每一存儲器單元可存儲兩個(gè)、三個(gè)、四個(gè)、五個(gè)、六個(gè)、七個(gè)、八個(gè)或更多位數(shù)據(jù)。能夠存儲多位數(shù)據(jù)的存儲器單元也可被稱為多電平單元。
一些類型的非易失性存儲或存儲器單元為閃存、EEPROM和EPROM，它們都是浮柵類型的存儲器單元。本發(fā)明也可應(yīng)用于其它類型的存儲器，如相改變(phase-change)單元、磁性單元(MRAM)、鐵電單元(FRAM)、磁性鐵電體和許多其它單元。
存儲器單元通常按照行和列的陣列排列。每個(gè)集成電路上可能存在多個(gè)陣列。通過行和列訪問個(gè)別單元。存儲器單元的兩種不同構(gòu)造為NOR和NAND配置。本發(fā)明適于此等配置以及存儲器單元的其它配置。
圖2A展示NOR配置的非易失性存儲器單元的一實(shí)例。在此特定NOR配置中，在一漏極線(DL)與源極線(SL)之間存在一選擇或讀取晶體管211和一存儲器晶體管215，二者串聯(lián)。有時(shí)漏極線也可被稱為所述單元的位線(BL)。讀取晶體管具有一連接到一行線(RL)或字線(WL)的柵極，且存儲器晶體管具有一連接到一控制柵極(CG)線的控制柵極。所述CG線可被稱為一控制線或?qū)б€。視特定實(shí)施例或操作而定，漏極線和源極線可互換或者交換。特定地，所述圖展示了漏極線連接到讀取晶體管且源極線連接到存儲器晶體管。然而，在另一實(shí)施例中，源極線可連接到讀取晶體管且漏極線可連接到存儲器晶體管。
例如，若“源極”是保留為與漏極相比處于較低電位的電極，則讀取操作期間連接到選擇晶體管的漏極的線為漏極線，而連接到存儲器單元晶體管的源極的線為源極線。對于編程來說，情況相反，其中將較高電壓施加于存儲器單元側(cè)以完成源極側(cè)注入。
對于NOR存儲器單元陣列，多個(gè)NOR單元將連接到漏極線(或者源極線)。此通常被稱為陣列的列。所述列的每一單元將具有單獨(dú)的字線或行線，此通常被稱為陣列的行。
在一實(shí)施例中，讀取晶體管和存儲器晶體管均為n型通道或NMOS型晶體管。然而，所述裝置可為包括p型通道或PMOS型晶體管和其它晶體管的其它類型的晶體管。讀取裝置211可為不同于存儲器裝置215的裝置類型。在一特定實(shí)施例中，存儲器裝置為浮柵裝置，如閃存、EEPROM或EPROM晶體管。然而，存儲器裝置可為另一類型裝置，如相改變、NRAM、FRAM、磁性鐵電、FeRAM、NROM、MNOS、SONOS或其它裝置。
圖2B展示NOR配置的非易失性存儲器單元的另一實(shí)例。存在單個(gè)存儲器晶體管222。此配置類似于圖2A的配置，但是不包括選擇或讀取晶體管。此配置比圖2A的配置更緊密，因?yàn)槠鋬H具有單個(gè)晶體管。
圖3展示NAND配置中的非易失性存儲器單元。在NAND配置中，在漏極線(DL)和源極線(SL)之間，存在位于漏極選擇裝置315和源極選擇裝置319之間的多個(gè)存儲器晶體管311，所述晶體管串聯(lián)。此為存儲器單元的一列，并且多列此等單元可用以形成NAND單元陣列。存儲器單元的列有時(shí)被稱為NAND鏈(chain)或者NAND串(string)。NAND串中可為任何數(shù)目的單元。在一特定實(shí)施例中，一NAND鏈中存在至少十六個(gè)存儲器單元。每一存儲器晶體管具有一連接到個(gè)別字線(WL)的柵極。所述字線可標(biāo)記為WL1至WLn，其中n為一特定列中存儲器單元的數(shù)目。漏極選擇裝置具有一連接到漏極選擇線(DSEL)的柵極，而且源極選擇裝置具有一連接到源極選擇線(SSEL)的柵極。視特定實(shí)施例而定，漏極線和源極線可互換或交換。
在一實(shí)施例中，源極選擇晶體管、漏極選擇晶體管和存儲器晶體管為n型通道或NMOS型晶體管。然而，所述裝置可為包括p型通道或PMOS型晶體管及其它晶體管的其它類型的晶體管。漏極選擇裝置和源極選擇裝置可為不同于存儲器裝置311而且彼此不相同的裝置類型。在一特定實(shí)施例中，存儲器裝置為浮柵裝置，如閃存、EEPROM或EPROM晶體管。然而，存儲器裝置可為另一類型的裝置，如相改變、NRAM、FRAM、磁性鐵電、FeRAM、NROM、MNOS、SONOS或其它裝置。
圖4展示NAND存儲器單元的陣列。存在n行和m列存儲器單元，其中n和m為正整數(shù)。每一列具有連接到字線WL0至WLn的n個(gè)存儲器單元。存儲器單元的列標(biāo)記為BL0至BLn。每一列具有n個(gè)存儲器單元，所述存儲器單元連接于漏極選擇裝置與源極選擇裝置之間。而且，漏極和源極選擇裝置又連接到漏極線(DL)或者位線(BL)和源極線(SL)。漏極選擇裝置的柵極連接至漏極選擇線(DSEL)并且源極選擇裝置的柵極連接至源極選擇線(SSEL)。通過使用適當(dāng)?shù)淖志€和位線并施加適當(dāng)?shù)碾妷河诖说染€可訪問一特定單元或選定單元。
圖5顯示一代表性浮柵非易失性存儲器裝置，其可用于任何先前描述的存儲器單元和陣列中。美國專利第5,991,517號中可找到浮柵裝置的進(jìn)一步描述。所述浮動(dòng)存儲器單元具有一漏極(D)、源極(S)、控制柵極(CG)和浮柵(FG)。
簡單地說，非易失性存儲器單元為甚至當(dāng)移除電源時(shí)也保持其存儲狀態(tài)的單元。浮柵型存儲器單元的一些實(shí)施包括閃存、EEPROM(也稱為E2或E平方)和EPROM。閃存和EEPROM單元為電可擦除的和電可編程的。EPROM單元為使用紫外(UV)光而電可編程的和可擦除的?？赏ㄟ^使適當(dāng)節(jié)點(diǎn)經(jīng)受高電壓而編程或擦除一浮柵裝置。這些高電壓使電子被添加到所述浮柵或從所述浮柵移除，此將調(diào)節(jié)所述浮柵裝置的臨界電壓或VT。一些用于使電子移到浮柵或從浮柵移走的物理機(jī)制為熱電子注入、富勒-諾得漢穿隧(Fowler-Nordheim tunneling)或帶間穿隧。
用于編程所述裝置的高電壓有時(shí)稱為VPP電壓，且用于擦除所述裝置的高電壓有時(shí)稱為VEE電壓。所述VPP電壓將根據(jù)處理技術(shù)和特定實(shí)施例而變化。在一特定實(shí)施例中，VPP的范圍為從約6.5伏到約20伏。在一些特定實(shí)施例中，VPP的范圍為從12伏到18伏。所述VEE電壓將根據(jù)處理技術(shù)和特定實(shí)施例而變化。在一特定實(shí)施例中，VEE的范圍為從約-12伏到約-25伏。在一些特定實(shí)施例中，VEE的范圍為從-12伏到-15伏。在一些實(shí)施例中，可通過諸如電荷泵或其它電壓產(chǎn)生器電路的芯片上電路產(chǎn)生所述編程電壓，且在其它實(shí)施例中，可從集成電路外部的電壓源提供編程電壓。
所述浮柵非易失性存儲器裝置可存儲單位(0或1)或多位(例如，兩位00、01、10和11，或三位000、001、010、011、100、101、110和111，或四位0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111)。美國專利第5,991,517號進(jìn)一步討論單位(single bit)和多位單元的一些方面。簡而言之，所述存儲器單元將具有一擦除狀態(tài)和一個(gè)或一個(gè)以上編程狀態(tài)。
擦除狀態(tài)是所述裝置的VT使得對于從約接地電壓到VCC的電壓所述裝置是關(guān)閉的時(shí)候。換句話說，擦除指將所述浮柵裝置配置為具有(例如)0伏或更低的VT(臨界電壓)。當(dāng)被擦除時(shí)，所述浮柵晶體管傳導(dǎo)電流，甚至是當(dāng)將1伏電壓置于其柵極(即，控制柵極)上時(shí)。可將一集成電路的所有浮柵單元初始化成擦除狀態(tài)。此外，在一實(shí)施例中，在可以編程所述存儲器單元之前可能需要對其進(jìn)行擦除。
擦除通過從所述浮柵晶體管的浮柵移除電子而發(fā)生。進(jìn)行此操作的一種技術(shù)為將所述控制柵極接地并將所述VEE電壓置于所述漏極或所述源極或兩者。所述VEE電壓從浮柵吸引帶負(fù)電的電子，因?yàn)樗鲭娮颖晃秸妷?。另一種技術(shù)為將一電壓施加于所述漏極或源極或兩者。將負(fù)的、更小的電壓(可稱為負(fù)VEE電壓)施加于所述柵極。例如，在一實(shí)施例中，將2伏的電壓施加到所述源極或漏極，并將-19伏的電壓施加到所述控制柵極。
一般地說，通過電子穿隧出所述浮柵而發(fā)生擦除。擦除所述裝置所花費(fèi)的時(shí)間取決于各種因素，包括所述控制柵極與所述源極或漏極之間的電壓幅值差。一般地說，電壓差越大，所述裝置變?yōu)椴脸隣顟B(tài)將越快，因?yàn)殡娮訉⒈桓鼜?qiáng)烈地吸引到較大正電壓。然而，希望選擇VEE電壓使得其不損壞所述單元并也允許擦除選定單元，同時(shí)不干擾鄰近的和其它存儲器單元(在一陣列中時(shí))的存儲狀態(tài)。
當(dāng)僅存儲一位時(shí)，除擦除狀態(tài)外，所述浮柵裝置將僅具有一個(gè)編程狀態(tài)。為了此應(yīng)用的目的，單位(single bit)單元的編程狀態(tài)通常是在所述裝置的VT高于一指定正值時(shí)。
對于多狀態(tài)單元而言，將VT設(shè)置為指示其處于特定狀態(tài)的特定電壓電平。換句話說，根據(jù)編程VT狀態(tài)，其將指示一經(jīng)特定存儲的二進(jìn)制值。對于二位存儲器單元的一實(shí)例而言，1伏加上或減去0.25伏的VT可指示01二進(jìn)制狀態(tài)。2伏加上或減去0.25伏的VT可指示11二進(jìn)制狀態(tài)。并且3伏加上或減去0.25伏的VT可指示10二進(jìn)制狀態(tài)。在此實(shí)例中，使用葛萊編碼使得隨著狀態(tài)的改變一次僅改變一位。在其它實(shí)施例中，可使用其它編碼技術(shù)。
編程通過將電子添加到所述浮柵晶體管的浮柵而發(fā)生。一般地說，進(jìn)行此操作的一種技術(shù)為將VPP置于所述控制柵極并將接地電壓置于所述漏極或所述源極或兩者。所述VPP電壓將帶負(fù)電的電子吸引到所述浮柵中，因?yàn)樗鲭娮颖晃秸妷?。使用此技術(shù)，將所述電子穿隧到所述浮柵中。
一般地說，另一種技術(shù)為將一VPGG電壓(其為高的正的電壓)置于控制柵極并使電流流經(jīng)所述浮柵裝置的通道區(qū)域(如將6伏電壓置于漏極并使源極接地)。接著，來自所述電流的熱電子將被吸引并被嵌入所述浮柵中。
更特定地說，為編程存儲器單元，存在兩種機(jī)制穿隧和熱電子注入。對于多狀態(tài)編程而言，每個(gè)寫入操作包括一序列程序脈沖，每個(gè)程序脈沖之后為一校驗(yàn)操作。
通道熱電子注入具有熱電子產(chǎn)生和熱電子注入兩者。為產(chǎn)生熱電子要求一較大的橫向電場。此由一較高的漏極到源極電壓而提供。為將所述熱電子注入到所述浮柵，使用一較大的垂直電場。此電場由所述控制柵極電壓提供，所述控制柵極反過來又將其電壓之部分耦合到所述浮柵。在漏極側(cè)注入中，熱電子注入所需的高垂直電場具有降低產(chǎn)生熱電子所需的高橫向電場的副作用。源極側(cè)注入不會(huì)碰到這個(gè)兩難問題，且因此是更有效的。在源極側(cè)注入和漏極側(cè)注入中，需要一散射機(jī)制來轉(zhuǎn)向橫向通過所述通道行進(jìn)的電子動(dòng)量，使得一些幸運(yùn)的電子被垂直散射向所述浮柵。除源極側(cè)注入的提高的效率外，正常熱電子碰撞(此單元的一創(chuàng)新特征)可增加編程效率，因?yàn)榇蠖鄶?shù)熱電子將具有一幫助它們克服硅和二氧化硅能量障礙的動(dòng)量。不再需要將所述熱電子散射到一將幫助它們克服硅和二氧化硅能量障礙的方向中。
如在NAND技術(shù)中所使用，用于編程的另一機(jī)制為富勒-諾得漢穿隧。但要使用穿隧通常需要放棄先前所討論機(jī)制的潛在益處。與熱電子注入相比，穿隧一般很慢。在穿隧的情況下，必須通過花費(fèi)更多的外圍編程塊并行編程更多單元來維持性能。
在每個(gè)編程脈沖期間，將所述漏極電壓維持在一從約3伏到6伏范圍內(nèi)的恒定值。用于第一編程脈沖的控制柵極電壓將具有一些需被特征化的正初值，且其甚至可在所述場中被適當(dāng)確定。所述轉(zhuǎn)移柵極電壓為一想象為在從約6伏到10伏的范圍內(nèi)的恒定值。將選擇柵極或字線電壓想象為在從約3伏到10伏的范圍內(nèi)。所述選擇晶體管的臨界電壓優(yōu)選為足夠高以切斷通過未選定單元的任何電流通路，以防止干擾未選定單元的狀態(tài)。這是因?yàn)橛糜谒鲎钣行г礃O側(cè)注入的最佳選擇柵極電壓小于一高于所述選擇柵極臨界電壓的電壓。對于DFGSSI單元(以下所描述)而言，用于編程的漏極將為正好鄰近于所述單元的位線，且用于編程的源極將為正好駐留于所述漏極的另一側(cè)的另一位線。應(yīng)注意對于讀取或校驗(yàn)操作所述兩條位線的作用相反，其中鄰近于所述浮柵的位線為源極。在此命名習(xí)慣中，源極為與漏極相比具有較低電壓的電極?？赏ㄟ^一限流器來適當(dāng)控制用于編程的源極電壓，使得瞬時(shí)編程電流不超過某一指定的值。
電荷移到和移出所述浮柵的運(yùn)動(dòng)由跨過穿隧電介質(zhì)(其為所述浮柵與通道區(qū)域之間的柵極氧化物)的電場幅值來確定一般地說，所述控制柵極或所述浮柵與所述源極之間的電壓差越高，轉(zhuǎn)移到所述浮柵中的電荷就越高。編程所述裝置所花費(fèi)的時(shí)間取決于各種因素，包括控制柵極上的VPP電壓之間的電壓幅值差。在編程期間應(yīng)注意，所述控制柵極電壓無需精確處于VPP。VPP為一特定電荷泵的恒定電壓輸出。
一般地說，電場越大，所述裝置變成編程狀態(tài)就越快，因?yàn)殡娮訉⒈桓鼜?qiáng)烈地吸引到VPP電壓。然而，希望選擇最大編程控制柵極電壓和最大編程漏極電壓使得它們不損壞所述單元并也允許編程選定單元，同時(shí)不干擾相同控制線、位線或字線上的鄰近和其它存儲器單元(在一陣列中時(shí))的存儲狀態(tài)。此外，當(dāng)所述單元為一多狀態(tài)單元時(shí)，可希望選擇VPP電壓以在編程所述裝置過程中允許足夠高的分辨率以達(dá)到所要的VT。例如，可將所述VPP電壓施加到脈沖中使得所述裝置不會(huì)被編程得過多(即，編程為一高于其意欲VT電平的VT電平)。
圖6顯示以行和列排列的存儲元件或存儲器單元605的陣列。一所述存儲器單元或存儲元件陣列可具有任何所要的大小，且可能具有顯著大于圖中所示實(shí)例的單元數(shù)目。這個(gè)存儲器單元或存儲元件配置可稱為雙浮柵源極側(cè)注入(DFGSSI)單元。此單元有時(shí)也可稱為高效(HE)存儲器單元。在一特定實(shí)施例中，所述存儲元件包括快閃存儲器單元。每個(gè)存儲元件中存在兩個(gè)存儲器裝置(例如，快閃存儲器單元)。在一實(shí)施例中，存儲元件605為一多狀態(tài)存儲元件?？蓪⒉煌愋偷拇鎯ζ鲉卧痛鎯ζ骷夹g(shù)用于實(shí)施此存儲元件。美國專利第5,712,180號中更詳細(xì)地描述了多狀態(tài)單元和存儲元件?？蓪⒁淮鎯υ嚵幸圆煌渲眠M(jìn)行排列。例如，所述位線(BL)和字線(WL)可以與圖中所示不同的方向運(yùn)行。
所述存儲元件具有一選擇柵極線609、一右控制柵極線611和一左控制柵極線613。所述右控制柵極線連接到一右浮柵晶體管(TFGR)615的一柵極或控制電極，且所述左控制柵極線連接到一左浮柵晶體管(TFGL)617的一柵極。所述選擇柵極線(字線)連接到一選擇晶體管(TSEL)619的一柵極。
對于每個(gè)存儲元件605而言，存在兩個(gè)存儲二進(jìn)制數(shù)據(jù)的浮柵晶體管或單元615和617。這些浮柵晶體管的每一個(gè)可存儲單位(single bit)或多位數(shù)據(jù)。當(dāng)存儲多位數(shù)據(jù)時(shí)，每個(gè)浮柵單元也可以稱為多狀態(tài)、多電平或多位單元，這是因?yàn)樗鰡卧杀痪幊虨榫哂袃蓚€(gè)以上的VT(臨界電壓)電平。例如，每個(gè)浮柵晶體管可每單元存儲兩位、每單元存儲四位或甚至每單元存儲更多位。
通過將適當(dāng)電壓置于位線BL1和BL2、控制柵極線613和611和選擇線609上而選擇性配置浮柵晶體管。將所述晶體管的漏極和源極連接到位線BL1和BL2，所述位線BL1和BL2可通過晶體管628和632選擇性連接到接地電壓或任何其它恒定電壓或恒定電流源。在每個(gè)控制柵極片段(segment)的邊緣處，可將每對控制柵極線合并到一個(gè)電極中以將其控制線片段選擇晶體管裝配到兩個(gè)浮柵的間距中，與一個(gè)浮柵單元的間距相對，如圖6中所示。對于正確的裝置操作而言，形成每條合并線的兩條控制線位于如圖6所示的單個(gè)位線的相對側(cè)上是必不可少的。如果將一對控制線合并于一片段的頂部上并接著將其連接到一控制線片段選擇晶體管，那么可將相鄰對的控制線合并于一片段的底部上并將其連接到所述片段底部上的片段選擇晶體管。
可將所述陣列組織并細(xì)分為單元的區(qū)。這將允許一次擦除單元的整個(gè)區(qū)，而不是同時(shí)擦除整個(gè)陣列。例如，一區(qū)可含有512個(gè)用戶字節(jié)。每單元四位的實(shí)施例將使每區(qū)具有至少1024個(gè)單元。錯(cuò)誤檢驗(yàn)和校正(ECC)、跟蹤單元、旋轉(zhuǎn)狀態(tài)和其它特征通常要求更多單元。
操作中，當(dāng)讀取TFGR單元615時(shí)，通過使用所述字線、位線和導(dǎo)引(控制)線從一選定單元讀取數(shù)據(jù)。將連接到所述選擇柵極的線609偏壓于5伏。將CG線611偏壓于一敏感電壓(sense voltage)。將線613偏壓于過載電平7伏以確保單元617是開啟的。并且BL1的電壓為約1伏或約1.5伏。DL2的電壓為0伏或VSS。接著，單元615是否導(dǎo)電確定BL1上的電壓電平。
在一特定實(shí)施例中，將相對于圖6中所示的特定存儲元件結(jié)構(gòu)描述本發(fā)明的限流鎖存器，其中每個(gè)元件具有兩個(gè)浮柵晶體管。然而，本發(fā)明可用于任何要求一非易失性存儲元件的集成電路。例如，本發(fā)明可用于每個(gè)元件具有單個(gè)浮柵晶體管的存儲元件中。每個(gè)單元中可具有單個(gè)浮柵晶體管和單個(gè)選擇晶體管。所述限流鎖存器可用于上述以NOR或NAND配置組織的存儲器單元或存儲元件，或可用于以一類似間距重復(fù)的任何其它電路作為鎖存器。
本發(fā)明的鎖存器可適用于混合電壓電平被用于芯片上的集成電路，而不是僅適用于存儲器集成電路。本發(fā)明可用于具有模擬和數(shù)字電路部分的任何邏輯集成電路或混合信號集成電路中，上述僅指定一些實(shí)例。
圖7展示本發(fā)明的一限流鎖存器的一特定實(shí)施例的電路圖。在一實(shí)施例中，此鎖存器用于一如快閃存儲器的非易失性存儲器集成電路，其中所述鎖存器用于解碼所述單元陣列。例如，所述鎖存器可用于確定(例如，通過對應(yīng)于某些單元的特定鎖存器中的存儲值)編程、讀取或擦除哪些存儲器單元。在一特定實(shí)施例中，多個(gè)限流鎖存器是并聯(lián)的。如圖6中所示，將所述并聯(lián)鎖存器連接到一DFGSSI單元陣列。
所述電路包括一鎖存器部分702，其具有一上方電源上拉電路706和一下方電源下拉電路709。此申請案為本發(fā)明的一特定實(shí)施例提供所述裝置的某些特定大小、特定電壓電平和其它特定參數(shù)。然而，應(yīng)了解其它大小、電壓和參數(shù)值可用于本發(fā)明的其它實(shí)施例。例如，可調(diào)節(jié)所述晶體管的大小以獲得一所希望的或適當(dāng)?shù)慕Y(jié)果或在一特定處理中適當(dāng)操作。
所述鎖存器具有兩個(gè)NMOS晶體管704和705，其中將兩個(gè)裝置的柵極連接到VB2電壓線。在一實(shí)施例中，VB2可為3伏到-5伏，其按需要在這兩者之間轉(zhuǎn)換。另外在此特定實(shí)施例中，兩個(gè)晶體管大小相同，具有32.2/4的寬度/長度(W/L)，其中該等值以微米給定。圖中實(shí)施例中包括晶體管704和705，但在其它實(shí)施例中其可移除或是可選的。
晶體管704和705主要用于保護(hù)其它裝置(下方電源下拉電路中的晶體管)免受ER和ERb中所見的高電壓。晶體管704和705將有助于防止晶體管N13和N14的穿通現(xiàn)象。特定地說，下方電源下拉電路的晶體管N13和N14具有一擊穿電壓(有時(shí)稱為BVDSS)。在一特定實(shí)施例中，用于n型通道裝置的BVDSS為約14伏，而用于p型通道裝置的BVDSS為約24伏。因此，晶體管N13和N14不經(jīng)受BVDSS電壓或一接近于BVDSS的電壓是較重要的。將ER和ERb處的電壓串聯(lián)置于兩個(gè)n型通道裝置之間使得晶體管N13和N14的漏極到源極被降低，保證電壓低于BVDSS。特定地說，將晶體管705與N13串聯(lián)，并將晶體管704與N14串聯(lián)。然而，根據(jù)處理技術(shù)所支配的BVDSS，可能不需要晶體管704和705。
鎖存器也具有兩個(gè)皆具有39/10的W/L的PMOS晶體管714和715。這些PMOS晶體管將所述鎖存器連接到ERSEL和ERSELb線，它們是彼此互補(bǔ)的。通過使用這些線，可如所希望的將數(shù)據(jù)存儲到所述鎖存器中。使用PMOS型裝置使得負(fù)電壓不能通過。特定地說，晶體管714和715分別阻止ER1和ER1B處的電壓通過到ERSEL和ERSELb。ERSEL和ERSELb處為轉(zhuǎn)換驅(qū)動(dòng)器，其在一實(shí)施例中使用3伏電源來驅(qū)動(dòng)。ER1和ER1b處的電壓在不同的操作時(shí)間可為12伏或負(fù)的。晶體管714和715防止ER1和ER1b處的電壓通過而損壞晶體管714和715。
連接到ERSEL和ERSELb的是由輸入信號ERSEbC、SSELb和N10SWbH所支配的邏輯門。電路塊722為一電壓電平移位器，其可將信號電平從一個(gè)電壓電平變化到另一個(gè)電壓電平。以下表A給出基于這些信號的ERSEL和ERSELB輸出。
表A

上方電源上拉電路具有兩個(gè)PMOS晶體管，其源極均連接到一上方電壓電源線VCC12。將所述裝置的井連接連接到VCC12。在一實(shí)施例中，VCC12可為12伏或10伏，其按需要在所述兩者之間轉(zhuǎn)換。VCC12可由一芯片上電壓激勵(lì)電路提供，但也可以從所述集成電路或電源外部的源提供。此外在此特定實(shí)施例中，兩個(gè)PMOS晶體管大小相同，具有6/10的W/L。VCC12由一限流源電路供應(yīng)。所述限流器在約12伏時(shí)將電流限制為約10微安?？赏ㄟ^改變所述限流電路中所述裝置的大小來調(diào)節(jié)限流量。例如，使電流降低將使所述鎖存器變慢，但將減小漏電流(current drain)。所述限流器可將電流限制為任何想要的值。例如，所述限流器可將電流限制為100微安或更小。所述更小的電流意謂將消耗更少的功率，但通常也降低性能。
所述下方電源下拉電路具有兩個(gè)NMOS晶體管，其源極均連接到一下方電壓電源線VEE5。VEE5可為-5伏或-20伏，其按需要在所述兩者之間轉(zhuǎn)換。VEE5可由一芯片上電壓激勵(lì)電路或電源提供，但也可以從所述集成電路外部的源提供。
將所述裝置的井連接連接到一DNW1線。在此特定實(shí)施例中，兩個(gè)NMOS晶體管大小相同，具有5.8/10的W/L。VEE5由一限流電源提供，其在約-5伏時(shí)將電流限制為約10微安。所述限流器可將電流限制為任何想要的值。例如，所述限流器可將電流限制為100微安或更小。所述更小的電流意謂將消耗更少的功率，但通常也降低性能。
圖7顯示一些特定限流鎖存電路配置。然而，在本發(fā)明的其它實(shí)施例中，可使用其它限流鎖存電路配置。圖7中的配置確實(shí)具有一個(gè)優(yōu)點(diǎn)，即僅具有一對裝置，且所述裝置相對較小或緊湊，適于任何電平的輸入信號。這在所述鎖存器在一集成電路上復(fù)制多次的情況下尤其重要。
在操作中，將如圖7中所描述的鎖存器設(shè)計(jì)為存儲12伏或-20伏的電壓。這些電壓用于編程或擦除所述單元?；旧?，此一鎖存器可稱為電平開關(guān)。例如，圖9顯示在上方電源線808與下方電源線810之間并聯(lián)的多個(gè)此等鎖存器L1、L2、L3和L4。每個(gè)鎖存器可包括圖7的盒702中的電路。這些鎖存器用于編程、擦除或不編程所述鎖存器連接的一相應(yīng)組存儲器單元。所述存儲器單元可以所述單元陣列的列或行而排列。將適當(dāng)?shù)碾妷捍鎯υ贚1、L2、L3和L4中以將相應(yīng)存儲器單元置于想要的狀態(tài)中。
在一實(shí)施例中，圖7電路將為多電壓邏輯而工作。例如，所述電路將為3伏和1.8伏邏輯而工作。這在可利用本發(fā)明的限流鎖存器的情況下提供更大的靈活性。
在一實(shí)施例中，所有邏輯門均在3伏電源下操作。一種模式為解碼或設(shè)置鎖存器模式。當(dāng)SSELb為0伏時(shí)，意謂此鎖存器是選定的。在此模式期間，N10SWbH為3伏且ERSELbC為3伏，從而ERSEL為0伏且ERSELb為3伏。在讀取/編程操作中，信號N10SWbH和ERSEbC保持較高(3伏)使得ER為-5伏且ERb為12伏。接著，一相關(guān)的存儲器單元M1、M2、M3或M4將p2pos(03)傳遞到所述陣列以完成所述讀取或編程操作。在擦除操作中，在設(shè)置所述鎖存器并通過狀態(tài)機(jī)辨別擦除命令之后，ERSEbC為0伏。所以所述鎖存器改變其設(shè)置，選定鎖存器ER為12伏且ERb為-5伏，所以當(dāng)所述狀態(tài)機(jī)啟用-20伏泵時(shí)，選擇CG<X>(p2＜X)將-20伏傳遞到所述陣列以執(zhí)行擦除操作。VB2將其電平從3伏改變到-10伏。VCC12將其電平從12伏改變到0伏。VEE5將其電平從-5伏改變到-20伏。在一解碼模式、編程模式或讀取模式期間，VCC12為12伏且VEE5為-5伏。在一擦除模式期間，VCC12為0伏且VEE5為-20伏。以下表B中概述了用于所述鎖存器的電源電壓。
表B

圖8顯示連接到一存儲器單元陣列的多個(gè)鎖存器。如上所討論，以行和列組織所述存儲器單元陣列。圖中，有兩個(gè)存儲器單元陣列803和805。此實(shí)例顯示兩個(gè)存儲器單元陣列，但在其它實(shí)施例中存在任何數(shù)目的陣列。例如，可存在單個(gè)陣列或可存在兩個(gè)以上陣列。
每個(gè)陣列具有n+1行，其中n為一整數(shù)。存在n+1條字線(WL0到WLn)。在每個(gè)陣列末端，將本發(fā)明的一鎖存器連接到所述陣列。一組64行的存儲器單元稱為一片段。在此實(shí)施例中，以與一個(gè)片段的存儲器單元相同的間距布置每個(gè)鎖存器。在此實(shí)施例中，將一片段界定為64行的存儲器單元。然而，在其它實(shí)施例中，每片段可存在任何數(shù)目的存儲器單元行(或字線)，如1、2、8、16、32、80、128等等。由于存在兩個(gè)陣列，因此存在兩鎖存器。在其它實(shí)施例中，可將兩鎖存器置于鄰近于兩個(gè)陣列的一個(gè)塊(而不是兩個(gè)塊)中。
存在并聯(lián)的多個(gè)鎖存器。將列807中的每個(gè)鎖存器連接到一上方限流電源線808和下方限流電源線810。電源圖9顯示電源線808和810之間的四個(gè)并聯(lián)鎖存器L1、L2、L3和L4之間的連接的一詳圖。連接圖9中的每一鎖存器以使電壓驅(qū)動(dòng)一片段的存儲器單元的控制柵極，該片段在特定實(shí)施例中為64字線。
所述列中有用于所述鎖存器的一個(gè)上方限流電路908和一個(gè)下方限流電路918。所述鎖存器共享所述上方限流器和下方限流器。所述鎖存器和限流器位于泵(或電壓源)A和B之間。在本發(fā)明的其它實(shí)施例中，可存在連接到所述限流電路的單個(gè)泵(或電壓源)，而不是兩個(gè)泵(或電壓源)?？山咏蜞徑诖鎯ζ鲉卧嚵卸纬涉i存器L1、L2、L3和L4，而所述限流電路可遠(yuǎn)離所述陣列。此圖顯示單獨(dú)的泵或限流電路源。然而，在其它實(shí)施例中，這些可為集成的或?yàn)橄嗤娐贰?br> 可存在任何數(shù)目的鎖存器，不僅僅是圖中所示的四個(gè)。例如，可存在2、3、4、8、16、20、23、58、62、128、256或更多的鎖存器。也可存在任何數(shù)目的存儲器單元。在一特定實(shí)施例中，存儲器單元的行的每一片段對應(yīng)一鎖存器。通過連接適當(dāng)?shù)幕蛘邔?yīng)的鎖存器到選定存儲器單元的控制線可逐線(例如，逐行、逐列、逐扇區(qū))進(jìn)行編程。每一存儲器單元可為閃存或EEPROM單元或者其它類型的非易失性單元，上文中已列出了一些所述非易失性單元。
圖8限流鎖存器的并聯(lián)配置節(jié)約功率，但是仍然提供合理的速度或者性能。限流的泵通常連接到線808和810以提供激勵(lì)高電壓(正的或者負(fù)的或者兩者)。通過使用限流鎖存器，在鎖存器狀態(tài)改變期間激勵(lì)電壓可輸出到其它電路(除了鎖存器)而不會(huì)由鎖存產(chǎn)生太多的漏電流。此外，激勵(lì)噪音將減小，使影響數(shù)據(jù)和其它電路的噪音最小化。
因?yàn)樵陂W存或者其它非易失性存儲器單元的編程或者擦除期間此等鎖存器的一種用途是用于解碼，所以鎖存器不需要非?？斓乃俣?。但是通常在單個(gè)集成電路上存在許多類似于所述鎖存器的鎖存器，所有鎖存器同時(shí)工作。每一鎖存器消耗相對低的功率是重要的。每一鎖存器使用最小量的集成電路區(qū)域是重要的。此外，許多鎖存器同時(shí)轉(zhuǎn)換，可導(dǎo)致一定量的噪音。通過限流所述鎖存器，可減小噪音的量。若此等限流鎖存器用于其它實(shí)施例，則所述鎖存器可經(jīng)設(shè)計(jì)以完成或者獲得所要的益處。所述鎖存器的輸入可為任何電平或者任何極性電壓。
圖8和圖9的限流鎖存器的并聯(lián)配置的另一益處在于其可相對容易地同時(shí)調(diào)節(jié)所有鎖存器的斷路點(diǎn)(trip point)，(例如)為了補(bǔ)償處理偏差此調(diào)節(jié)是必要的。鎖存器的斷路電壓為鎖存器從一穩(wěn)定存儲狀態(tài)轉(zhuǎn)換為另一穩(wěn)定存儲狀態(tài)的電壓。通過調(diào)節(jié)線808或者線810或者兩者的電壓可調(diào)節(jié)所有鎖存器的斷路點(diǎn)。在轉(zhuǎn)換期間，808和810處的電壓將互相靠近，且隨后改變狀態(tài)。此使得斷路點(diǎn)對于處理變化更不敏感。
在一實(shí)施例中，由于使用的電壓范圍(正電壓和負(fù)電壓)，圖7之鎖存器702中使用的NMOS晶體管為深n型井裝置且PMOS晶體管為三n型井裝置。圖10展示一深n型井裝置NMOS裝置的一實(shí)例的橫截面。一晶體管形成于一p型基板上的一深n型井的p型井中。所述晶體管具有n+擴(kuò)散區(qū)域和一柵極。
圖11展示三n型井PMOS裝置的一實(shí)例的橫截面。一晶體管形成于一p型基板的深n型井中。晶體管具有形成于所述深n型井的p型井區(qū)域中的p+擴(kuò)散區(qū)域。也存在n+和n-型井區(qū)域，用以接觸深n型井區(qū)域。此等區(qū)域充當(dāng)晶體管的體連接。當(dāng)在一集成電路中使用負(fù)電壓時(shí)，三n型井裝置幫助防止發(fā)生鎖存和其它潛在的問題。若不使用負(fù)電壓，則不需要三n型井裝置。
在一特定實(shí)施例中，對于鎖存器來說，NMOS裝置或者晶體管為深n型井裝置，而且PMOS裝置或晶體管為三n型井裝置。在此情況下，DNW2線向所述裝置的深n型井區(qū)域提供電壓。
圖12展示具有鎖存器的存儲器陣列的一實(shí)施例，其中存儲器陣列被進(jìn)一步劃分。一個(gè)鎖存器與一個(gè)相關(guān)。除了每一字線被分為四部分(可稱為組)以外此實(shí)施例類似于圖8中的實(shí)施例。每一部分均連接到獨(dú)立控制柵極(CG)線。例如，每一組包括64個(gè)單元。然而，在其它實(shí)施例中，每一組可具有任何數(shù)目的單元，多于或者少于64個(gè)。同樣，每隔一片段每一組可包括不同數(shù)目的單元，或者一個(gè)或一個(gè)以上的組可具有與其它不同的單元數(shù)目。組0連接到CG0、組1連接到CG1、組2連接到CG2且組3連接到CG3。
如圖13所示，為了處理一劃分陣列，本發(fā)明的每一鎖存器均包括四個(gè)通過門或開關(guān)。通過裝置按照與鎖存器相同的間距布置。四個(gè)通過門為1208、1218、1228和1238。每一鎖存器具有與其它鎖存器相同的電路。然而，在其它實(shí)施例中，每一通過門可具有不同的或者稍微不同的電路。對于未劃分陣列或具有單個(gè)組的陣列來說，可以僅存在一通過門。通常，每一組存在一通過門。對于四個(gè)通過門中的每一個(gè)來說，來自鎖存器的ER和ERb連接到ER和ERb輸入端(已標(biāo)記)。通過門的輸出為P2<0>、P2<1>、P2<2>和P2<3>，其適當(dāng)?shù)剡B接到每一組的控制柵極線(即，CG0、CG1、CG2和CG3)。通過門使偏壓通過或不通過陣列以獲得所要的操作。所述偏壓視P2POS<30>和P2NEG<30>而定。對于四個(gè)鎖存器中的每一個(gè)來說總線P2POS<30>具有各自的上方電源線。對于四個(gè)鎖存器中的每一個(gè)來說總線P2NEG<30>具有各自的下方電源線。各種操作的偏壓已在上文中論述。
圖14展示一用于本發(fā)明的鎖存器的限流電源的實(shí)施例。VEE5_U、VEE5_D或VEE5A連接到一鎖存器的VEE5電源輸入端。VCC12_U或者VCC12_D連接到所述鎖存器的VCC12電源輸入端。因?yàn)椴煌脑纯捎糜诓煌M的鎖存器，所以產(chǎn)生多個(gè)VCC12和VEE5源。然而，如電路圖所示，VEE5_U、VEE5_D或VEE5A是并聯(lián)的，而且VCC12_U或VCC12_D也是并聯(lián)的，因此其以類似方式操作。
簡單的說，所述電路提供限流電源?？赏ㄟ^改變晶體管的大小調(diào)節(jié)電流的幅值。例如，連接到VEE5_U的晶體管具有20/8的W/L。通過改變此大小，可視需要調(diào)節(jié)電流量。類似地，可調(diào)節(jié)VCC12_U及VCC12_D。
出于說明和描述的目的，展示了本發(fā)明的描述。所述描述并非無遺漏的且并非意欲將本發(fā)明限制于所描述的精確形式，而且可根據(jù)上文的說明做出許多修改和變化。所選的和所描述的實(shí)施例是為了最好的說明本發(fā)明的原理和其實(shí)際應(yīng)用。此描述將使得其它熟悉此項(xiàng)技術(shù)者能夠在各種實(shí)施例中最好地利用和實(shí)踐本發(fā)明并且做出適合于特定應(yīng)用的各種修改。本發(fā)明的范疇由上述申請專利范圍定義。
權(quán)利要求
1.一種集成電路，其包括以行和列排列的一陣列非易失性存儲器單元；復(fù)數(shù)個(gè)鎖存電路，其耦接到所述陣列存儲器單元，其中所述復(fù)數(shù)個(gè)鎖存電路在一上方電源線與一下方電源線之間并聯(lián)耦接，每一鎖存電路包括一耦接到所述上方電源線的上方上拉電路組塊和一耦接到所述下方電源線的下方下拉電路組塊，在一第一模式中，所述上方電源線處于一正電壓，而且在一第二模式中，所述上方電源線處于接地電壓或一第一負(fù)電壓且所述下方電源線處于一比所述第一負(fù)電壓低的第二負(fù)電壓。
2.根據(jù)權(quán)利要求1所述的集成電路，其中所述上方上拉電路組塊包括一第一p型通道晶體管，其一源極耦接到所述上方電源線，一柵極耦接到一第一節(jié)點(diǎn)，而且一源極耦接到一第二節(jié)點(diǎn)；和一第二p型通道晶體管，其一源極耦接到所述上方電源線，一柵極耦接到所述第二節(jié)點(diǎn)，而且一源極耦接到所述第一節(jié)點(diǎn)。
3.根據(jù)權(quán)利要求1所述的集成電路，其中所述下方下拉電路組塊包括一第一n型通道晶體管，其一源極耦接到所述下方電源線，一柵極耦接到一第一節(jié)點(diǎn)，而且一源極耦接到一第二節(jié)點(diǎn)；和一第二n型通道晶體管，其一源極耦接到所述下方電源線，一柵極耦接到所述第二節(jié)點(diǎn)，而且一源極耦接到所述第一節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求1所述的集成電路，其中所述存儲器單元包括閃存、EEPROM、EPROM、浮柵、HE或者DFGSSI單元。
5.根據(jù)權(quán)利要求1所述的集成電路，其中所述鎖存器包括一第一n型通道晶體管，其耦接于一第一節(jié)點(diǎn)與一第二節(jié)點(diǎn)之間并且具有一耦接到一偏壓線的柵極；和一第二n型通道晶體管，其耦接于一第三節(jié)點(diǎn)與一第四節(jié)點(diǎn)之間并且具有一耦接到所述偏壓線的柵極。
6.根據(jù)權(quán)利要求5所述的集成電路，其中所述第一和第二n型通道晶體管為深n型井裝置，每一裝置形成于位于一n型井盆區(qū)內(nèi)的一p型擴(kuò)散盆區(qū)中。
7.根據(jù)權(quán)利要求5所述的集成電路，其中所述鎖存器進(jìn)一步包括一第一p型通道晶體管，其耦接于所述第二節(jié)點(diǎn)與一第五節(jié)點(diǎn)之間；和一第二p型通道晶體管，其耦接于所述第四節(jié)點(diǎn)與一第六節(jié)點(diǎn)之間，其中在正常操作期間，所述第五節(jié)點(diǎn)和所述第六節(jié)點(diǎn)提供互補(bǔ)邏輯信號。
8.根據(jù)權(quán)利要求1所述的集成電路，其中在所述第一模式中，所述上方電源線耦接到一10伏或更大的正電壓源而且所述下方電源線耦接到接地電壓。
9.根據(jù)權(quán)利要求1所述的集成電路，其中從所述上方電源線汲取的所述上方限流器電路的電流被限制于約10微安并且所述下方電源線的電流被限制于約10微安。
10.根據(jù)權(quán)利要求2所述的集成電路，其中所述p型通道晶體管為三n型井裝置。
11.根據(jù)權(quán)利要求1所述的集成電路，其中在一操作模式期間，在所述上方電源線的電壓與所述下方電源線的電壓之間的電壓差為約10伏或更大。
12.根據(jù)權(quán)利要求1所述的集成電路，其中在編程所述存儲器單元期間所述鎖存器用于解碼。
13.根據(jù)權(quán)利要求1所述的集成電路，其中一供應(yīng)予所述上方電源線的電壓由一第一芯片上激勵(lì)電路產(chǎn)生并且一供應(yīng)予所述下方電源線的電壓由一第二芯片上激勵(lì)電路產(chǎn)生。
14.根據(jù)權(quán)利要求1所述的集成電路，其中在所述第二模式中，所述上方電源線耦接到一0伏或更小的負(fù)電壓源而且所述下方電源線耦接到一小于-5伏的負(fù)電壓源。
15.根據(jù)權(quán)利要求1所述的集成電路，其中供應(yīng)予所述上方和所述下方電源線的電壓是使用一芯片上激勵(lì)電路產(chǎn)生的。
16.一種集成電路，其包括以行和列組織的復(fù)數(shù)個(gè)非易失性存儲器單元；和復(fù)數(shù)個(gè)鎖存電路，其存儲用于訪問所述存儲器單元的正電壓和負(fù)電壓，其中所述非易失性存儲器單元的每一行具有一個(gè)別鎖存電路，所述鎖存電路按照一行存儲器單元的間距布置。
17.根據(jù)權(quán)利要求16所述的集成電路，其中所述非易失性存儲器單元被分為復(fù)數(shù)個(gè)組且一行之每一鎖存電路具有復(fù)數(shù)個(gè)開關(guān)，一個(gè)開關(guān)對應(yīng)一組。
18.根據(jù)權(quán)利要求17所述的集成電路，其中存在四組。
19.根據(jù)權(quán)利要求16所述的集成電路，其中所述鎖存電路使用芯片上產(chǎn)生的電壓源提供電源，所述電壓源為限流的。
20.根據(jù)權(quán)利要求19所述的集成電路，其中供應(yīng)予所述鎖存電路的電流被限制于100微安或更小。
全文摘要
一種限流鎖存電路用于非易失性存儲器集成電路中進(jìn)行解碼、編程、擦除和其它操作。在一個(gè)實(shí)施例中，在兩條電源線之間存在有并聯(lián)在一起的多個(gè)鎖存器。一電流鏡射機(jī)制限制供應(yīng)予所述鎖存器的電流。數(shù)據(jù)改變期間，此減小了兩個(gè)電源、正電壓、接地電壓或負(fù)電壓的差值。當(dāng)鎖存器中的數(shù)據(jù)改變時(shí)所述電路提供較小的裝置尺寸和較快的速度，同時(shí)也提供較低的功率消耗。當(dāng)所述兩個(gè)電源之間的電壓差較大時(shí)所述技術(shù)提供較大益處。
文檔編號G11C16/12GK1720585SQ200380105187
公開日2006年1月11日 申請日期2003年12月1日 優(yōu)先權(quán)日2002年12月6日
發(fā)明者王遲明, 陳國龍, 曹壽長 申請人:桑迪士克股份有限公司