專利名稱：一種嵌入式雙核互補(bǔ)微處理器的結(jié)構(gòu)方法
一種嵌入式雙核互補(bǔ)微處理器的結(jié)構(gòu)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種嵌入式雙核互補(bǔ)微處理器的組成與結(jié)構(gòu)，更特別是涉及兩個(gè)不同
原理、不同結(jié)構(gòu)、不同功能的自適應(yīng)處理核(內(nèi)核I)和二進(jìn)制處理核(內(nèi)核II)的指令識(shí) 別、執(zhí)行指令的分配以及數(shù)據(jù)交換的方法。
背景技術(shù)：
現(xiàn)在的一般雙核微處理器都是采用原理相同、結(jié)構(gòu)相同、功能相同的二進(jìn)制運(yùn)算 核構(gòu)成，主要是為了提高其工作速度。且無論是雙核微處理器，還是更多核微處理器，都是 采用二進(jìn)制運(yùn)算核的同構(gòu)型微處理器，均只能直接處理二進(jìn)制數(shù)據(jù)。而外部輸入的卻多為 非二值碼信號(hào)，如十進(jìn)制數(shù)據(jù)信號(hào)和模擬信號(hào)等。非二值碼信號(hào)需要轉(zhuǎn)換為二值碼信號(hào)后 才能由處理器進(jìn)行處理，經(jīng)處理器處理后的二值碼信號(hào)又要轉(zhuǎn)換為符合外部需要的信號(hào)輸 出。這樣，信號(hào)反復(fù)轉(zhuǎn)換需要時(shí)間，不僅降低了計(jì)算機(jī)的工作效率，且有些應(yīng)用問題使用二 值邏輯是不容易解決的。雖然二值邏輯所描述的是一種是非分明的思維活動(dòng)。但人類在現(xiàn) 實(shí)世界中的思維活動(dòng)更多的是要在不確定性模糊信息的環(huán)境中做出合理的判斷，二值邏輯 難以描述和處理現(xiàn)實(shí)世界中許多模糊性的對(duì)象。為了使計(jì)算機(jī)能更好地地模仿人類的思維 規(guī)律進(jìn)行工作，就必須對(duì)計(jì)算機(jī)理論和結(jié)構(gòu)進(jìn)行根本改進(jìn)，模糊邏輯則運(yùn)用而生?？梢哉f二 值邏輯是事物的抽象表達(dá)，而模糊邏輯則是事物的直觀描述。 人們通常將微型計(jì)算機(jī)稱為電腦。但它的功能與人腦的思維還是相差甚遠(yuǎn)。人腦 分為左腦和右腦，它們主管的功能有區(qū)別。左腦的功能是抽象概括思維，而右腦的功能則是 感性直觀思維。 一般說來，現(xiàn)在的電腦只是延伸了人腦的某些抽象概括思維的功能，也就是 說現(xiàn)在的計(jì)算機(jī)只能起到延伸左腦部分功能的作用，而不能直接延伸右腦的部分功能。若 要使用現(xiàn)在的計(jì)算機(jī)來延伸右腦的部分功能，就會(huì)感到有些不方便，甚至比較困難或無法 實(shí)現(xiàn)。就是現(xiàn)有的多核處理器，也只是為了加快二進(jìn)制數(shù)據(jù)的處理速度，并未解決可直接處 理感性直觀性的問題。所以現(xiàn)在的一般計(jì)算機(jī)還不能直接處理任意格式信息。
如果在一個(gè)處理器內(nèi)包含兩個(gè)不同原理、不同結(jié)構(gòu)、不同功能的運(yùn)算核，一個(gè)起延 伸右腦部分功能的作用；另一個(gè)起延伸左腦部分功能的作用。這樣就可以實(shí)現(xiàn)功能互補(bǔ)， 處理器既可發(fā)揮左腦的功能，又可發(fā)揮右腦的功能。兩者協(xié)調(diào)發(fā)揮作用，其功能會(huì)更全面， 性能更優(yōu)越。由上述可知，二值處理器可延伸左腦的部分功能，而自適應(yīng)模糊處理器則可延 伸右腦的部分功能。若將這兩者有機(jī)結(jié)合在一起，處理器既可直接處理二進(jìn)制數(shù)據(jù)，又可直 接處理任意進(jìn)制數(shù)據(jù)和直接處理模擬信號(hào)。但遺憾的是現(xiàn)在所有的多核微處理器中還沒有 一種將這兩者結(jié)合在一起的多核互補(bǔ)微處理器。究其原因是過去沒有自適應(yīng)模糊處理器技 術(shù)。 不過可喜的是(200910227187.8)已提供了一種嵌入式自適應(yīng)模糊微處理器的組 成與結(jié)構(gòu)方法。該微處理器既可直接對(duì)任意R進(jìn)制數(shù)值進(jìn)行加法運(yùn)算和減法運(yùn)算，又可直 接對(duì)任意R值邏輯進(jìn)行取大運(yùn)算、取大非運(yùn)算、取小運(yùn)算、取小非運(yùn)算、閾運(yùn)算、閾非運(yùn)算、A 非運(yùn)算、B非運(yùn)算等多值邏輯運(yùn)算，還可直接對(duì)任意模擬信號(hào)進(jìn)行加減運(yùn)算和邏輯運(yùn)算。有了嵌入式自適應(yīng)模糊微處理器作為基礎(chǔ)，就可極大促進(jìn)嵌入式雙核互補(bǔ)微處理器的研究及 多核互補(bǔ)微處理器的研究。

發(fā)明內(nèi)容
本發(fā)明主要目的是為了提供一種嵌入式雙核互補(bǔ)微處理器的組成與結(jié)構(gòu)的方法。 將兩個(gè)不同原理、不同機(jī)制、不同結(jié)構(gòu)和不同功能的自適應(yīng)處理核和二進(jìn)制處理核有機(jī)結(jié) 合在一個(gè)處理器之中。不僅可以提高工作速度，更重要的是可以增加許多新的功能，實(shí)現(xiàn)功 能互補(bǔ)。而一般二進(jìn)制同構(gòu)雙核處理器只能提高其工作速度，并未增加新的功能。嵌入式
雙核互補(bǔ)微處理器不僅可處理二進(jìn)制數(shù)據(jù)和二值邏輯，特別是可直接處理任意R進(jìn)制數(shù)據(jù) 和任意R值邏輯，而且還可直接處理任意模擬信號(hào)。 本發(fā)明提供了嵌入式雙核互補(bǔ)微處理器中的指令分配寄存器IR。雙內(nèi)核的工作任
務(wù)調(diào)度由指令分配寄存器IR根據(jù)指令識(shí)別碼，給自適應(yīng)任意處理核和二進(jìn)制處理核兩個(gè) 內(nèi)核分配執(zhí)行指令的任務(wù)。當(dāng)IR中存放的指令操作碼的最高位為17 = 0時(shí)，就將其指令 送入內(nèi)核I的指令寄存器IR I中；當(dāng)IR中存放的指令操作碼的最高位為17 = 1時(shí)，則將 其指令送入內(nèi)核II的指令寄存器IR II中。指令識(shí)別碼的位數(shù)視內(nèi)核數(shù)量而定。
本發(fā)明提供了嵌入式雙核互補(bǔ)微處理器兩個(gè)內(nèi)核之間的信息交換采用數(shù)據(jù)交換 寄存器的方法。兩個(gè)內(nèi)核通過數(shù)據(jù)交換寄存器Rdl、Rd2就可實(shí)現(xiàn)相互之間的數(shù)據(jù)交換。內(nèi) 核II通過Rdl將數(shù)據(jù)送到內(nèi)核I的D/A轉(zhuǎn)換器，內(nèi)核I的A/D輸出則通過Rd2將數(shù)據(jù)送到 內(nèi)核II。 本發(fā)明提供了模糊邏輯D型觸發(fā)器和TD型觸發(fā)器，以及用來構(gòu)成D型觸發(fā)器和TD 型觸發(fā)器所需要的模糊邏輯取大電路、模糊邏輯取小非門電路、模糊邏輯取小非門電路和 模糊邏輯正循環(huán)門等電路。 本發(fā)明的其他益處和更深遠(yuǎn)的目的，對(duì)于該領(lǐng)域的專業(yè)技術(shù)人員來說也是顯而易 見的。


為了更好地理解本發(fā)明，提供了本申請(qǐng)的嵌入式雙核互補(bǔ)微處理器的結(jié)構(gòu)框圖、
自適應(yīng)處理核(內(nèi)核I)的邏輯結(jié)構(gòu)圖和二進(jìn)制處理核(內(nèi)核II)的邏輯結(jié)構(gòu)圖及它們所
包含的各邏輯門的電路原理圖，并在具體實(shí)施方式
中進(jìn)行了詳細(xì)的介紹。在附圖中 圖1示出根據(jù)本發(fā)明的嵌入式雙核互補(bǔ)微處理器結(jié)構(gòu)框圖。 圖2示出根據(jù)本發(fā)明的自適應(yīng)處理核I(內(nèi)核I)邏輯結(jié)構(gòu)圖。 圖3示出根據(jù)本發(fā)明的二進(jìn)制數(shù)據(jù)處理核(內(nèi)核II)邏輯結(jié)構(gòu)圖。 圖4示出根據(jù)本發(fā)明的模糊邏輯觸發(fā)器邏輯圖。 圖5示出根據(jù)本發(fā)明的模糊邏輯取大門電路原理圖。 圖6示出根據(jù)本發(fā)明的模糊邏輯取小非門電路原理圖。 圖7示出根據(jù)本發(fā)明的適應(yīng)任意值模糊邏輯正循環(huán)門電路原理圖。
具體實(shí)施方式
圖l是本發(fā)明提供的嵌入式雙核互補(bǔ)微處理器結(jié)構(gòu)框圖。它由兩個(gè)不同原理、不
6同結(jié)構(gòu)和不同功能的自適應(yīng)任意進(jìn)制算術(shù)邏輯運(yùn)算器ALU-I、控制器1、定時(shí)器/計(jì)數(shù)器I、 模糊觸發(fā)器FF及控制門組成的自適應(yīng)處理核(內(nèi)核I)和二進(jìn)制算術(shù)邏輯運(yùn)算器ALU-II、 控制器II，定時(shí)器/計(jì)數(shù)器II，控制門與通用寄存器組成的二進(jìn)制處理核(內(nèi)核II)，以及 雙核公共的程序計(jì)數(shù)器(PC)、指令分配器(IR)、數(shù)據(jù)交換寄存器(Rdl Rd2)、脈沖源/啟 停/分頻電路、地址總線(AB)、數(shù)據(jù)總線(DB)、控制總線(CB)、Cache/EPROM等功能部件構(gòu) 成。 上述各功能部件除了內(nèi)核I中的ALU-1及模糊觸發(fā)器FF1 FF3和控制門⑤ 控 制門⑩均由模糊邏輯電路構(gòu)成以外，其余各功能部件全由二值邏輯電路組成。如控制器I、 定時(shí)器/計(jì)數(shù)器I、 ALU-II、控制器11、定時(shí)器/計(jì)數(shù)器n、除控制門⑤ 控制門⑩以外的 其余控制門，以及雙核公共的程序計(jì)數(shù)器(PC)、指令分配器(IR)、數(shù)據(jù)交換寄存器(Rdl Rd2)、脈沖源/啟停/分頻電路、地址總線(AB)、數(shù)據(jù)總線(DB)、控制總線(CB)、 Cache/ EPROM等功能部件全由二值邏輯電路組成。這些功能部件可以采用常用的CMOS 二值邏輯電 路構(gòu)成。內(nèi)核I中的ALU-1采用(200910227187. 8)提供的自適應(yīng)任意進(jìn)制算術(shù)邏輯運(yùn)算 器。模糊觸發(fā)器FF1 FF3和控制門⑤ 控制門⑩等功能部件可采用本發(fā)明提供的雙極型 模糊邏輯電路構(gòu)成，也可以采用(200910227187.8)提供的M0S型模糊邏輯電路構(gòu)成?？刂?器I和控制器II兩者均可采用微程序控制，也可以采用硬布線控制。 由于本發(fā)明的嵌入式雙核互補(bǔ)微處理器采用模糊邏輯部件和二值邏輯部件結(jié)合 構(gòu)成。所以它的內(nèi)部允許有四種不同類型的信息進(jìn)行傳輸即任意R進(jìn)制數(shù)字信號(hào)、模擬信 號(hào)、二進(jìn)制數(shù)字信號(hào)和控制信號(hào)，所有控制信號(hào)均為二值信號(hào)。凡是模糊邏輯功能部件都允 許任意R進(jìn)制數(shù)據(jù)信號(hào)或模擬信號(hào)通過。 圖2示出的是自適應(yīng)處理核I邏輯結(jié)構(gòu)框圖。它由自適應(yīng)任意進(jìn)制算術(shù)邏輯運(yùn)算 器ALU-I、控制器I (包含指令寄存器IR1、指令譯碼ID1、控存CM1和ii IR1) 、A/D、D/A、模糊 觸發(fā)器FF(l) FF(3)、模糊邏輯取大門、控制門、定時(shí)器/計(jì)數(shù)器I等部件組成。圖2中 的程序計(jì)數(shù)器(PC)、指令分配器(IR)和通用寄存器組、數(shù)據(jù)交換寄存器(Rdl、Rd2)屬于雙 核公共部件。內(nèi)核II將二進(jìn)制數(shù)據(jù)分時(shí)送入數(shù)據(jù)交換寄存器Rdl中，Rdl分時(shí)輸出并經(jīng)控 制門⑤、控制門⑥分別送入模糊觸發(fā)器FF(1)、FF(2)。模糊觸發(fā)器FF(l)的輸出直接送入 ALU-1的進(jìn)位輸入端Co，為ALU-l提供進(jìn)位Co電平。模糊觸發(fā)器FF(2)的輸出經(jīng)控制門⑦ 送到模糊邏輯取大門，然后再送到自適應(yīng)任意進(jìn)制算術(shù)邏輯運(yùn)算器ALU-1的A輸入端。處 理器外部B端的輸入直接送到ALU-1的B輸入端。ALU-1的輸出一路經(jīng)控制門⑩送到處理 器外部輸出Fo端，另一路經(jīng)控制門⑨送入FF(3)，再通過A/D轉(zhuǎn)換成二進(jìn)制數(shù)據(jù)送入數(shù)據(jù)交 換寄存器Rd2中，由Rd2送往內(nèi)核I1。 圖3示出的是二進(jìn)制數(shù)據(jù)處理核(內(nèi)核II)和公共部件邏輯結(jié)構(gòu)圖。內(nèi)核II由 二進(jìn)制算術(shù)邏輯運(yùn)算器ALU-II、控制器、Ac寄存器、TMP寄存器、通用寄存器組、定時(shí)器/計(jì) 數(shù)器等功能部件組成。這些全都為二值邏輯部件。 內(nèi)核I與內(nèi)核II的公共部件也全都為二值邏輯部件。包括程序計(jì)數(shù)器(PC)、指 令分配器(IR)、數(shù)據(jù)交換寄存器、脈沖源和啟停節(jié)拍電路、地址總線(AB)、數(shù)據(jù)總線(DB)、 控制總線(CB)、 Cache/EPROM等功能部件。指令分配器(IR)根據(jù)指令識(shí)別碼(17)的狀態(tài) 將要執(zhí)行的指令分配給內(nèi)核I中的指令寄存器IR1或分配給內(nèi)核II中的指令寄存器IR2。 用17的反碼控制通向內(nèi)核I中的指令寄存器I Rl的輸入控制門①，用17的原碼控制通向內(nèi)核II中的指令寄存器IR2的輸入控制門②。 內(nèi)核I與內(nèi)核II之間的信息交換通過數(shù)據(jù)交換寄存器(Rdl、Rd2)進(jìn)行。內(nèi)核II 將數(shù)據(jù)分時(shí)通過數(shù)據(jù)交換寄存器(Rdl)送入內(nèi)核I，但不能反向傳送，也就是說內(nèi)核I不能 通過Rdl將數(shù)據(jù)傳送到內(nèi)核II。內(nèi)核1只能通過數(shù)據(jù)交換寄存器Rd2將數(shù)據(jù)傳送到內(nèi)核 II， Rd2也不能反向傳送。Rdl、 Rd2實(shí)際上是兩個(gè)專用寄存器。 圖4示出的是模糊觸發(fā)器邏輯結(jié)構(gòu)圖。可以采用本發(fā)明提供的雙極型模糊邏輯門 電路構(gòu)成，也可采用(200910227187.8)提供的M0S型模糊邏輯門電路構(gòu)成。圖(a)中的門 Gl 門G4為模糊邏輯取小非門，組成模糊邏輯同步D觸發(fā)器。要求其中門門Gl和門G2兩 者性能參數(shù)要相同，且要穩(wěn)定。同步D觸發(fā)器不具有計(jì)數(shù)功能。再增加門G5為模糊邏輯非 門，門G6為模糊邏輯取大門和門G7為模糊邏輯正循環(huán)門，就構(gòu)成了既具有計(jì)數(shù)觸發(fā)器的特 征，又具有D觸發(fā)器特征的TD觸發(fā)器。圖4(b)示出的是主從型模糊TD觸發(fā)器邏輯結(jié)構(gòu)圖。
圖5示出的是模糊邏輯取大門電路原理圖。該圖中由晶體管Tl T4、電阻Rl R4組成輸入電路，可實(shí)現(xiàn)模糊邏輯取大運(yùn)算。由晶體管T5 T7、電阻R5、 R6組成輸出電 路。 圖6示出的是模糊邏輯取小非門電路原理圖。該圖中的Tl為多發(fā)射極晶體管，可 實(shí)現(xiàn)取小運(yùn)算。由T2管 T5管組成差分電路。T6管起反饋電阻的作用。由T7管 T9管 組成有源負(fù)截。從而可實(shí)現(xiàn)模糊邏輯取小非運(yùn)算。 圖7示出的是模糊邏輯正循環(huán)門電路原理圖。由晶體管Tl管至T3管組成輸入電 路，確定電路的閾值。由T4管至T7管組成差分電路，實(shí)現(xiàn)加1運(yùn)算。T8管為反饋電路。由 T9管至Tll管楊構(gòu)成有源負(fù)載。從而可實(shí)現(xiàn)模糊邏輯運(yùn)算。 上述實(shí)施例僅僅是示例性并不對(duì)本發(fā)明構(gòu)成限制。正如權(quán)利要求書中提出的，所 有替代方式都被包含在本發(fā)明的范疇內(nèi)。
權(quán)利要求
一種嵌入式雙核互補(bǔ)微處理器，其特征包括該嵌入式雙核互補(bǔ)微處理器的結(jié)構(gòu)。它由兩個(gè)不同原理、不同結(jié)構(gòu)、不同機(jī)制、不同功能的自適應(yīng)任意R進(jìn)制數(shù)據(jù)處理核(內(nèi)核I)和二進(jìn)制數(shù)據(jù)處理核(內(nèi)核II)，定時(shí)器/計(jì)數(shù)器I、定時(shí)器/計(jì)數(shù)器II，以及兩核公共的程序計(jì)數(shù)器(PC)、指令分配器(IR)、通用寄存器組、數(shù)據(jù)交換寄存器組、脈沖源/啟停/分頻電路、Cache/EPROM、地址總線(AB)、數(shù)據(jù)總線(DB)、控制總線(CB)等功能部件組成。該嵌入式雙核互補(bǔ)微處理器的指令分配器(IR)。它負(fù)責(zé)向內(nèi)核I和內(nèi)核II分配要執(zhí)行的指令。指令系統(tǒng)的全部指令均采用單字節(jié)指令，即I7I6I5I4I3I2I1I0。并確定其中一位或多位作為指令識(shí)別碼。指令識(shí)別碼的位數(shù)視內(nèi)核數(shù)量而定。如確定每條指令碼的I7位為指令識(shí)別碼，當(dāng)I7＝0時(shí)，表示該指令為內(nèi)核I的指令；當(dāng)I7＝1時(shí)，表示該指令為內(nèi)核II的指令。指令分配器(IR)根據(jù)指令識(shí)別碼(I7)的狀態(tài)將要執(zhí)行的指令分配給內(nèi)核I或內(nèi)核II。指令通過輸入控制門④送入指令分配器(IR)中。指令分配器(IR)的輸出分兩路，一路通過控制門①與內(nèi)核I中的IR1相連接，另一路通過控制門②與內(nèi)核II中的IR2相連接，這兩個(gè)控制門均由指令識(shí)別碼控制，不同的是指令分配器(IR)與內(nèi)核I中IR1之間的控制門由指令識(shí)別碼的反碼控制，而指令分配器(IR)與內(nèi)核II中的IR2之間的控制門則由指令識(shí)別碼的原碼控制。該嵌入式雙核互補(bǔ)微處理器的數(shù)據(jù)交換寄存器(如Rd1、Rd2)，均為8位二值寄存器。內(nèi)核II將要傳送給內(nèi)核I的數(shù)據(jù)分時(shí)輸入Rd1寄存器中，Rd1的輸出連接內(nèi)核I中的D/A輸入端。內(nèi)核I將傳送給內(nèi)核II的數(shù)據(jù)需先經(jīng)A/D轉(zhuǎn)換后再輸入Rd2寄存器中，由Rd2送至內(nèi)核II。內(nèi)核I和內(nèi)核II通過這兩個(gè)專用寄存器進(jìn)行數(shù)據(jù)交換。若內(nèi)核數(shù)量增多，數(shù)據(jù)交換寄存器的數(shù)量也隨之增多。
2. 根據(jù)權(quán)利要求1所述的自適應(yīng)任意R進(jìn)制數(shù)據(jù)處理核(簡(jiǎn)稱自適應(yīng)處理核，或內(nèi)核1)。它由l位自適應(yīng)算術(shù)邏輯運(yùn)算器(ALU-1)、模糊邏輯取大門、D/A、A/D、模糊邏輯觸發(fā)器(FF1 FF3)、程序狀態(tài)寄存器(PSW) 、16位定時(shí)器/計(jì)數(shù)器1、控制器I和控制門等組成?？刂破鱅的指令寄存器IR1中的指令碼來自指令分配器(IR)。自適應(yīng)處理核的A。和B。為任意進(jìn)制數(shù)據(jù)(或模擬信號(hào))的兩個(gè)輸入端。由B。端輸入的數(shù)據(jù)直接送到ALU-1的B端。由A。端輸入的數(shù)據(jù)則通過控制門⑧送到模糊邏輯取大門的一個(gè)輸入端，模糊邏輯取大門的另一個(gè)輸入端通過控制門⑦與模糊邏輯觸發(fā)器FF2的輸出端連接。模糊邏輯取大門的輸出連接ALU-1的A輸入端。D/A的輸出端通過控制門⑤、⑥分別連接模糊邏輯觸發(fā)器FF1、FF2的輸入端。觸發(fā)器FF1的輸出端連接ALU-1的進(jìn)位輸入端Ci，為進(jìn)位Ci端提供合適的電位。ALU-1的輸出一路通過控制門⑩送到F。輸出端，另一路通過控制門⑨送到模糊觸發(fā)器FF3的輸入端，F(xiàn)F3的輸出經(jīng)過A/D轉(zhuǎn)換送入二值寄存器Rd2。程序狀態(tài)寄存器(PSW)的輸入連接ALU-1的輸出，程序狀態(tài)寄存器(PSW)的輸出連接控制器中的控制信號(hào)形成部件。
3. 根據(jù)權(quán)利要求1所述的二進(jìn)制數(shù)據(jù)處理核(內(nèi)核II)。它由8位二進(jìn)制算術(shù)邏輯運(yùn)算器ALU-2、累加器AC、暫存器TMP、狀態(tài)寄存器PSW、通用寄存器組、16位定時(shí)器/計(jì)數(shù)器11、控制器II和控制門等組成?？刂破鱅I的指令寄存器IR II中的指令碼來自指令分配器(IR)。這些全為二值邏輯功能部件?？刹捎帽景l(fā)明提供的二值CTL(ComplementaryTransistor Lo，即互補(bǔ)晶體管邏輯)CTL或非門、CTL與或非門、與非門、CTL三態(tài)與非門。ALTL(Active load TransistorLo，即有源負(fù)載晶體管邏輯)異或門和ALTL同或門等基本門電路組成，也可采用常用的二值MOS電路或CMOS電路組成。
4. 根據(jù)權(quán)利要求2所述的模糊觸發(fā)器FF1 FF3。它們可以采用模糊邏輯同步D觸發(fā)器，該觸發(fā)器由模糊邏輯取小非門Gl 門G4構(gòu)成，時(shí)鐘CP脈沖送到門G3、門G4的一個(gè)輸入端，門G3有個(gè)輸入端作為D輸入端，復(fù)位RD非連接到門G2和門G3的另一個(gè)輸入端，門G3的輸出送到門Gl的輸入，門G4的輸出送到門G2的輸入，門Gl的輸出為觸發(fā)器的Q端，并連接門G2的一個(gè)輸入端，門G2的輸出為觸發(fā)器的Q非端，并連接門Gl的一個(gè)輸入端。FF1 FF3也可以采用模糊邏輯主從型TD觸發(fā)器，該觸發(fā)器是由模糊邏輯同步D觸發(fā)器和模糊邏輯計(jì)數(shù)TD觸發(fā)器加一個(gè)模糊邏輯非門構(gòu)成的計(jì)數(shù)型D觸發(fā)器。模糊邏輯計(jì)數(shù)TD觸發(fā)器在模糊邏輯同步D觸發(fā)器的基礎(chǔ)上增加模糊邏輯非門G5、模糊邏輯取大門G6和模糊邏輯正循環(huán)門G7組成，保持模糊邏輯同步D觸發(fā)器的結(jié)構(gòu)和時(shí)鐘CP輸入端，門G3的D輸入端連接門G5的輸入端作為觸發(fā)器D輸入端，門G5的輸出連接門G4的另一個(gè)輸入端，觸發(fā)器T輸入端連接門G6的一個(gè)輸入端，觸發(fā)器的Q輸出端連接到門G7的輸入端，門G7的輸出連接門G6的另一個(gè)輸入端，門G6的輸出連接門G3的另一個(gè)輸入端。
5. 根據(jù)權(quán)利要求4所述的模糊邏輯取大門。它由5個(gè)NPN型晶體管T1 T4管、T7管、2個(gè)PNP型晶體管T5管、T6管和6個(gè)電阻Rl R6構(gòu)成。取大門VA輸入端連接Tl管的發(fā)射極，T1管的基極通過電阻Rl連接電源Vcc，Tl管的集電極連接Tl管的基極和T4管的基極。取大門VB輸入端連接T2管的發(fā)射極，T2管的基極通過電阻R2連接電源Vcc， T2管的集電極連接T2管的基極和T3管的基極。T3管、T4管的集電極相連并通過電阻R3連接電源Vcc， T3管、T4管的發(fā)射極與電阻R4、 T5的基極連接在一起，并通過R4接地。T5管的發(fā)射極與R5、T6管的基極連接在一起，并通過R5連接電源Vcc。 T6管的發(fā)射極連接電源Vcc。T5管的集電極與R6、 T7管的基極連接在一起，并通過R6連接地。T7管的發(fā)射極接地，T6管和T7管的集電極連接在一起作為模糊邏輯取大門的輸出端VF。從而可實(shí)現(xiàn)模糊邏輯取大門邏輯運(yùn)算，即^= (VA+VB)。若將T1管的發(fā)射極和T2管的發(fā)射極均改為兩個(gè)以上發(fā)射極，就可以構(gòu)成模糊邏輯與或門，實(shí)現(xiàn)模糊邏輯與或運(yùn)算，即VF = ((VA VB) + (VC VD))。
6. 根據(jù)權(quán)利要求4所述的模糊邏輯取小非門，它由多發(fā)射極輸入晶體管T1、差分電路、有源負(fù)載和一些電阻構(gòu)成。Tl管的多個(gè)發(fā)射極為取小非門的各輸入端，如Vp Va等，Tl管的集電極連接差分電路的輸入端，差分電路的輸出連接有源負(fù)載的輸入端，取小非門從有源負(fù)載輸出VF。從而可實(shí)現(xiàn)(VA VB)非取小非邏輯運(yùn)算。
7. 根據(jù)權(quán)利要求4所述的適應(yīng)任意值模糊邏輯正循環(huán)門，它由輸入電路、差分電路和有源負(fù)載組成。輸入電路由晶體管T1管、T2管和T3管及電阻R1 R6組成。Tl管的基極和電阻連接在一起作為R2正循環(huán)門的VA輸入端，正循環(huán)門的VB輸入端連接電阻Rl 。 VA和VB為相加兩數(shù)的輸入端，并通過Rl和R2連接差分電路的T4管基極，差分電路由T4管至T7管構(gòu)成。T8管為反饋電路。差分電路的輸出連接有源負(fù)載的輸入端。有源負(fù)載由T9管、T10管和電阻R8組成。Tll管為輸出管。Tl管的發(fā)電極一方面通過電阻R3接電源Vcc，另一方面通過R5接地，構(gòu)成閾值電路。Tl管的集電極連接T2管的基極和電阻R4，并通過R4連接電源Vcc。 T2管的發(fā)射極連接電源Vcc，T2管的集電極連接T3管的基極和電阻R6，并通過R6接地。T3管的集電極與有源負(fù)載的T10管、Tll管集電極及電阻R9連接在一起作為正循環(huán)門的輸出端VF。并通過電阻R9與差分電路中的T5管基極和電阻R7相連接，再通過R7接地。T3管的發(fā)射極接地。T5管、T7管的集電極相連作為差分電路的輸出端連接到Tll管的基極。Tll管的發(fā)射極接地。從而可實(shí)現(xiàn)適應(yīng)任意值模糊邏輯正循環(huán)運(yùn)算。
全文摘要
本發(fā)明提供一種嵌入式雙核互補(bǔ)微處理器的組成與結(jié)構(gòu)方法。該雙核互補(bǔ)微處理器由兩個(gè)不同原理、不同結(jié)構(gòu)和不同功能的自適應(yīng)任意R進(jìn)制數(shù)據(jù)處理核(內(nèi)核I)和二進(jìn)制數(shù)據(jù)處理核(內(nèi)核II)、定時(shí)器/計(jì)數(shù)器I、定時(shí)器/計(jì)數(shù)器II，以及兩核公共的程序計(jì)數(shù)器(PC)、指令分配器(IR)、通用寄存器組、數(shù)據(jù)交換寄存器組、脈沖源/分頻/啟停電路、Cache/EPROM、地址總線(AB)、數(shù)據(jù)總線(DB)、控制總線(CB)等功能部件構(gòu)成。該雙核互補(bǔ)微處理器可實(shí)現(xiàn)功能互補(bǔ)，不僅直接可處理二進(jìn)制數(shù)據(jù)和二值邏輯，特別是可直接處理任意R進(jìn)制數(shù)據(jù)和任意R值邏輯，而且還可直接處理任意模擬信號(hào)。有關(guān)研究2006年獲得湖南省教育廳科研立項(xiàng)(06A003)。
文檔編號(hào)G06F15/167GK101706766SQ20091022666
公開日2010年5月12日 申請(qǐng)日期2009年12月18日 優(yōu)先權(quán)日2009年12月18日
發(fā)明者陳書開, 陳罡 申請(qǐng)人:長(zhǎng)沙理工大學(xué)