高速低功耗多閾值d型觸發(fā)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明主要涉及到大規(guī)模集成電路設(shè)計(jì)領(lǐng)域，特指一種高速低功耗多閾值D型觸發(fā)器。
【背景技術(shù)】
[0002]隨著工藝技術(shù)的不斷提高，目前超大規(guī)模集成電路設(shè)計(jì)已進(jìn)入深亞微米階段。特征尺寸的降低，必然會(huì)帶來MOS器件的閾值電壓的降低，使得電路的漏電流隨著特征尺寸的降低而呈指數(shù)形式上升，直接造成了電路漏電流功耗迅速增加。由漏電流帶來的靜態(tài)功耗已經(jīng)不能被忽視。
[0003]工作在GHz范圍內(nèi)的系統(tǒng)，其功耗達(dá)到了幾十W，甚至是幾百w以上。過大的功耗帶來了一系列的問題，已成為超大規(guī)模集成電路發(fā)展的一個(gè)重要障礙。高的功耗導(dǎo)致了芯片溫度的高溫。工作溫度的升高不僅使電路的各種物理缺陷所造成的故障顯現(xiàn)出來，而且高的工作溫度使電路的連線電阻變大，線延時(shí)增加，導(dǎo)致嚴(yán)重的時(shí)延故障。同時(shí)，工作溫度的升高將導(dǎo)致漏電流的增大，使芯片內(nèi)部的工作容易失效，壽命縮短等。這些最終導(dǎo)致了電路的可靠性大大降低。有研宄表明，溫度每升高10°c，器件的故障率就提高2倍。
[0004]低功耗設(shè)計(jì)技術(shù)貫穿于從系統(tǒng)級(jí)到器件(工藝)級(jí)的整個(gè)數(shù)字系統(tǒng)設(shè)計(jì)過程。集成電路設(shè)計(jì)的層次可以劃分為以下幾個(gè)層次:系統(tǒng)級(jí)、功能級(jí)(行為算法級(jí))、寄存器傳輸級(jí)(結(jié)構(gòu)級(jí))、門級(jí)(邏輯電路級(jí))、版圖級(jí)(物理級(jí))。
[0005]觸發(fā)器、鎖存器是構(gòu)成時(shí)序邏輯電路的基本單元，觸發(fā)器、鎖存器消耗的功耗約占整個(gè)芯片的15%~45%。針對(duì)現(xiàn)在時(shí)鐘頻率越來越高的現(xiàn)象，觸發(fā)器、鎖存器的功耗比重在整個(gè)芯片中也越來越重，減少觸發(fā)器的功耗，已經(jīng)成為整個(gè)芯片設(shè)計(jì)的必備要求。
[0006]現(xiàn)在工藝技術(shù)發(fā)展到深亞微米階段，漏電流帶來的靜態(tài)功耗己經(jīng)成為不可忽視的功耗。降低漏電流功耗就是要降低漏電流。漏電流主要包括亞閾值漏電流、pn結(jié)反相漏電流和擊穿電流等，而其中的亞閾值漏電流是漏電流的最主要部分。
[0007]當(dāng)前電路設(shè)計(jì)中，已提出幾種降低漏電流的技術(shù)。
[0008]1、亞閾值漏電流控制。多閾值CMOS電路(Mult1-threshold CMOS)是在一個(gè)電路中應(yīng)用了多個(gè)閾值電壓來控制亞閾值電流，也就是電路中管子的閾值電壓有不同的值。目前應(yīng)用的比較多的是雙闡值電壓，即在關(guān)鍵的通路采用低闡值MOS管，可以得到好的性能，而在輔助通路采用高閾值MOS管，以減小亞閾值漏電流。
[0009]2、動(dòng)態(tài)閾值電壓CM0S( Dynamic Threshold Voltage CMOS)控制。動(dòng)態(tài)閾值電路是根據(jù)電路的狀態(tài)來改變閾值。最早是通過一個(gè)自我調(diào)節(jié)閾值電壓的負(fù)反饋電路來估計(jì)和穩(wěn)定漏電流，反饋電路主要是通過調(diào)節(jié)襯底電壓來調(diào)節(jié)閾值電壓的，這樣增加了電路的面積，也增加了一定的功耗。隨后，又有從業(yè)者提出了一種動(dòng)態(tài)MOS管，將襯底與輸入相連接，這樣襯底電壓就隨著輸入電壓的變化而變，無需附加電路。這種電路能夠進(jìn)一步降低一定的電源電壓來降低功耗，但漏電流不一定能降低，而且工藝技術(shù)比較高。
[0010]3、晶體管重排法。晶體管重排法是先定義電路的一個(gè)輸入向量，該向量可以降低電路的漏電流。當(dāng)每個(gè)門處于高漏電流的時(shí)候，在電源與地之間、或者是上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)之間插入一個(gè)漏電流控制晶體管用來減小漏電流。這就需要又計(jì)算一個(gè)預(yù)定的向量，而且通過插入管子來降低漏電流。雖然能降低一定的功耗，但這個(gè)管子本身也會(huì)消耗一定的能量，并且會(huì)增加電路的面積以及增加電路設(shè)計(jì)的復(fù)雜度。

【發(fā)明內(nèi)容】

[0011]本發(fā)明要解決的技術(shù)問題就在于:針對(duì)現(xiàn)有技術(shù)存在的技術(shù)問題，本發(fā)明提供一種結(jié)構(gòu)簡(jiǎn)單、成本低廉、可提高傳輸效率、降低靜態(tài)漏電流和功耗的高速低功耗多閾值D型觸發(fā)器。
[0012]為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案:
一種高速低功耗多閾值D型觸發(fā)器，包括:
低功耗控制電路，用來接收低功耗控制輸入信號(hào)slp，對(duì)低功耗控制輸入信號(hào)sip進(jìn)行緩沖處理后分別輸出信號(hào):sleep和nsleep ；
主鎖存器，用來接收數(shù)據(jù)輸入信號(hào)d、正相輸入時(shí)鐘信號(hào)clk、反相輸入時(shí)鐘信號(hào)nclk以及信號(hào)sleep和nsleep ;所述主鎖存器在正相輸入時(shí)鐘信號(hào)elk、反相輸入時(shí)鐘信號(hào)nclk的控制下對(duì)數(shù)據(jù)輸入信號(hào)d進(jìn)行鎖存處理后輸出信號(hào):qt ;
從鎖存器，用來接收信號(hào)qt以及正相輸入時(shí)鐘信號(hào)elk、反相輸入時(shí)鐘信號(hào)nclk ;所述從鎖存器在正相輸入時(shí)鐘信號(hào)elk、反相輸入時(shí)鐘信號(hào)nclk的控制下對(duì)信號(hào)qt進(jìn)行鎖存處理后分別輸出第一輸出信號(hào)q和第二輸出信號(hào)nq。
[0013]作為本發(fā)明的進(jìn)一步改進(jìn):所述主鎖存器在接收sleep為高電平有效、nsleep為低電平有效的信號(hào)時(shí)，不受正相輸入時(shí)鐘信號(hào)elk、反相輸入時(shí)鐘信號(hào)nclk的控制，所述主鎖存器進(jìn)入睡眠狀態(tài)，此時(shí)時(shí)鐘控制部件輸出正相輸入時(shí)鐘信號(hào)elk為低電平“0”，反相輸入時(shí)鐘信號(hào)nclk為高電平“ I ”。
[0014]作為本發(fā)明的進(jìn)一步改進(jìn):所述從鎖存器在接收sleep為高電平有效、nsleep為低電平有效信號(hào)時(shí)，不受正相輸入時(shí)鐘信號(hào)elk、反相輸入時(shí)鐘信號(hào)nclk的控制，所述從鎖存器進(jìn)入睡眠狀態(tài)，此時(shí)時(shí)鐘控制部件輸出正相輸入時(shí)鐘信號(hào)elk為低電平“0”，反相輸入時(shí)鐘信號(hào)nclk為高電平“1”，輸出值第一輸出信號(hào)q和第二輸出信號(hào)nq保持不變。
[0015]作為本發(fā)明的進(jìn)一步改進(jìn):所述低功耗控制電路具有一個(gè)輸入端和兩個(gè)輸出端，輸入端為slp，為低功耗控制信號(hào)，高有效；輸出端為sleep、nsleep，為睡眠和睡眠的非；所述低功耗控制電路具有一個(gè)兩級(jí)的反相器，其中第一級(jí)的反相器由Pl PMOS管和NI NMOS管組成，其柵極連接slp，輸出作為低功耗控制電路的一個(gè)輸出端nsleep ;第二級(jí)的反相器由P2 PMOS管和N2 NMOS管組成，其柵極連接nsleep，輸出作為低功耗控制電路的另一個(gè)輸出端sle印；P1 PMOS管和P2 PMOS管的襯底連接電源Vdd，源極連接電源Vdd ；N1 NMOS管和N2 NMOS管的襯底接地Vss，源極連接地Vss。
[0016]作為本發(fā)明的進(jìn)一步改進(jìn):所述主鎖存器包括:
Gl電路，為C2MOS電路，由高閾值PMOS管P9，低閾值PMOS管LP1，低閾值NMOS管LNl和高閾值NMOS管N9組成，低閾值PMOS管LP1，低閾值NMOS管LNl的柵極連接數(shù)據(jù)d，高閾值PMOS管P9的柵極連接信號(hào)sle印，源極連接Vdd，高閾值NMOS管N9的柵極連接信號(hào)nsle印，源極連接Vss ；G1電路的輸出連接G2 CMOS傳輸門的源極； G2電路，由低閾值PMOS管LP2，低閾值NMOS管LN2組成，低閾值PMOS管LP2的柵極連接正相時(shí)鐘輸入信號(hào)clk，低閾值NMOS管LN2的柵極連接反相時(shí)鐘輸入信號(hào)nclk，G2電路的CMOS傳輸門的漏極與G3電路，G4電路，G6電路相連接；
G3電路，為C2MOS電路，由高閾值PMOS管PlO，低閾值PMOS管LP3，低閾值NMOS管LN3和高閾值NMOS管NlO組成，低閾值PMOS管LP3，低閾值NMOS管LN3的柵極連接G2電路的CMOS傳輸門漏極的輸出，高閾值PMOS管PlO的柵極連接sle印，源極連接Vdd，高閾值NMOS管NlO的柵極連接nsle印，源極連接Vss ；G3電路的輸出是信號(hào)qt，同時(shí)與G4電路的輸出以及G5電路的輸入相連；
G4電路，G5電路，G6電路組成一個(gè)反饋保持電路，G4電路，G5電路是高閾值管組成的反相器，G6電路是低閾值管組成的CMOS傳輸門；G4電路的柵極輸入連接G2電路的CMOS傳輸門漏極的輸出，高閾值PMOS管Pll的源極接Vdd，高閾值NMOS管Nll的源極接Nss, G4電路的輸出與信號(hào)qt相連，同時(shí)作為G5電路的柵極輸入；G5電路的柵極連接G4電路的輸出，高閾值PMOS管P12的源極接Vdd，高閾值NMOS管N12的源極接Vss，G5電路的輸出與G6電路的CMOS傳輸門的源極相連；G6電路的CMOS傳輸門的源極與G5電路的輸出相連，G6電路的CMOS傳輸門的漏極與G2電路的CMOS傳輸門漏極的輸出相連，同時(shí)與G3電路的低閾值管的柵極相連，又與G4電路的輸入相連，低閾值PMOS管LP4的柵極接反相時(shí)鐘輸入信號(hào)nclk，低閾值NMOS管LN4的柵極接正相時(shí)鐘輸入信號(hào)clk。
[0017]作為本發(fā)明的進(jìn)一步改進(jìn):所述從鎖存器包括:
G7電路，為C2MOS電路，由高閾值PMOS管P13，低閾值PMOS管LP5，低閾值NMOS管LN5和高閾值NMOS管NI3組成，低閾值PMOS管LP5，低閾值NMOS管LN5的柵極連接數(shù)據(jù)qt，高閾值PMOS管P13的柵極連接sle印，源極連接Vdd，高閾值NMOS管N13的柵極連接nsle印，源極連接Vss ；G7電路的輸出連接G8電路的CMOS傳輸門的源極；
G8電路，由低閾值PMOS管LP6，低閾值NMOS管LN6組成，低閾值PMOS管LP6的柵極連接反相時(shí)鐘輸入信號(hào)nclk，低閾值NMOS管LN6的柵極連接正相時(shí)鐘輸入信號(hào)clk，G8電路的CMOS傳輸門的漏極與G9電路，GlO電路，G12電路相連接；
G9電路，為C2MOS電路，由高閾值PMOS管P14，低閾值PMOS管LP7，低閾值NMOS管LN7和高閾值NMOS管N14組成，低閾值PMOS管LP7，低閾值NMOS管LN7的柵極連接G8電路的CMOS傳輸門漏極的輸出，高閾值PMOS管P14的柵極連接sle印，源極連接Vdd，高閾值NMOS管N14的柵極連接nsle印，源極連接Vss ；G9電路的輸出是q，同時(shí)與GlO電路的輸出以及Gll電路的輸入相連；
GlO電路，Gll電路，G12電路組成一個(gè)反饋保持電路，GlO電