一種jkff構(gòu)建的qc產(chǎn)生電路的制作方法
【專(zhuān)利說(shuō)明】一種JKFF構(gòu)建的QC產(chǎn)生電路
技術(shù)領(lǐng)域 [0001] 本發(fā)明涉及一種由門(mén)電路、兩種觸發(fā)邊沿的JK觸發(fā)器（JKFF)和MOS 管組成的四值時(shí)鐘（QuaternaryClock，簡(jiǎn)稱(chēng)QCLK或QC)產(chǎn)生電路。
【背景技術(shù)】 [0002] 由于四值時(shí)鐘QCLK有著豐富的信息量，它在一個(gè)時(shí)鐘周期中有六種 跳變沿，其跳變沿的種類(lèi)和數(shù)量都比傳統(tǒng)的二值時(shí)鐘的多得多，所以基于四值時(shí)鐘的觸發(fā) 器有著結(jié)構(gòu)簡(jiǎn)單和功耗低等特點(diǎn) 【背景技術(shù)】 [1]。
[0003] 從現(xiàn)有技術(shù)看，文獻(xiàn)[1]提出了基于四值時(shí)鐘QCLK的六邊沿觸發(fā)器，文獻(xiàn)[2, 3] 也利用四值時(shí)鐘設(shè)計(jì)了相關(guān)的多值觸發(fā)器。從相關(guān)的研宄文獻(xiàn)中可以看出，四值時(shí)鐘QCLK 在數(shù)字電路中已經(jīng)得到了切實(shí)可行的應(yīng)用并顯示出了其優(yōu)越性。然而，上述文獻(xiàn)中使用的 四值時(shí)鐘有一個(gè)共同的特點(diǎn)，即被用到的四值時(shí)鐘都是用仿真軟件模擬產(chǎn)生，而非由實(shí)際 的集成電路產(chǎn)生。調(diào)查研宄發(fā)現(xiàn)，目前尚無(wú)研宄文獻(xiàn)提及產(chǎn)生四值時(shí)鐘QCLK的方法及相關(guān) 的電路，也即，一個(gè)簡(jiǎn)單而實(shí)用的四值時(shí)鐘QCLK產(chǎn)生電路目前還是個(gè)空缺。而時(shí)鐘是數(shù)字 系統(tǒng)中最重要的信號(hào)，在時(shí)序電路中的作用是控制和協(xié)調(diào)整個(gè)數(shù)字系統(tǒng)正常地工作。二值 時(shí)鐘信號(hào)可由石英晶體多諧振蕩器產(chǎn)生，而四值時(shí)鐘目前還只能通過(guò)仿真軟件模擬產(chǎn)生。 這將限制四值時(shí)鐘的實(shí)際應(yīng)用，文獻(xiàn)[1-3]中基于四值時(shí)鐘的觸發(fā)器也將難以得到實(shí)用。
[0004] 為解決實(shí)際應(yīng)用中沒(méi)有四值時(shí)鐘QCLK產(chǎn)生電路的問(wèn)題，本發(fā)明利用石英晶體振 蕩器或鎖相環(huán)等產(chǎn)生的二值時(shí)鐘作為輸入信號(hào)，應(yīng)用傳輸電壓開(kāi)關(guān)理論 [4'5]等知識(shí)從開(kāi)關(guān) 級(jí)來(lái)發(fā)明一種主要用JKFF構(gòu)建的四值時(shí)鐘產(chǎn)生電路，發(fā)明的電路要簡(jiǎn)單、工作穩(wěn)定高效和 實(shí)用，以解決目前沒(méi)有集成電路產(chǎn)生四值時(shí)鐘QCLK的問(wèn)題。
[0005] 參考文獻(xiàn)：
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【發(fā)明內(nèi)容】
[0011] 針對(duì)目前四值時(shí)鐘不能由簡(jiǎn)單的集成電路產(chǎn)生的問(wèn)題，發(fā)明的內(nèi)容就 是創(chuàng)造一種能產(chǎn)生文獻(xiàn)
【發(fā)明內(nèi)容】
[1]中使用的四值時(shí)鐘QCLK的電路，且發(fā)明的四值時(shí)鐘QCLK產(chǎn)生 電路要結(jié)構(gòu)簡(jiǎn)單、工作高效，且其輸入輸出信號(hào)要滿足以下四項(xiàng)要求：
[0012] 1)發(fā)明的QC產(chǎn)生電路有兩個(gè)輸入信號(hào)：二值時(shí)鐘CLK及其反信號(hào)CLK，它們邏 輯值取值為{〇,3}且占空比為50%，即高低電平的時(shí)間比為1 : 1 ;
[0013] 2)發(fā)明的QC產(chǎn)生電路有一個(gè)輸出信號(hào)：四值時(shí)鐘QCLK，它的電平邏輯值取值為 {0,1，2, 3}，在一個(gè)時(shí)鐘周期內(nèi)其電平邏輯值的輸出次序?yàn)?-1 - 2 - 3 - 2 - 1 - 0,每 次輸出電平的持續(xù)時(shí)間相等；
[0014] 3)輸入的二值時(shí)鐘CLK與輸出的四值時(shí)鐘QCLK的頻率比為3 : 1 ;
[0015] 4)四值時(shí)鐘QCLK應(yīng)有極高的頻率和幅度穩(wěn)定度，滿足有關(guān)時(shí)鐘信號(hào)的設(shè)計(jì)要求。
【附圖說(shuō)明】 [0016] 下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。
[0017] 圖1是本發(fā)明一種JKFF構(gòu)建的QC產(chǎn)生電路的線路圖。
[0018] 圖2是二值時(shí)鐘CLK、信號(hào)％和Qi的時(shí)序電壓波形示意圖。
[0019] 圖3是圖1所示電路中輸入的二值時(shí)鐘CLK、觸發(fā)器FF0的輸出信號(hào)Q。和FF1的 輸出信號(hào)％和輸出的四值時(shí)鐘QCLK的電壓瞬態(tài)波形圖。
【具體實(shí)施方式】 [0020] 本發(fā)明利用邏輯值切換為0 - 3 - 0的二值時(shí)鐘CLK來(lái)生成邏輯 值切換為〇-1 - 2 - 3 - 2-1 - 0的四值時(shí)鐘QCLK。根據(jù)文獻(xiàn) 【具體實(shí)施方式】 [1]中的時(shí)鐘切換規(guī)律， 本發(fā)明使用二值時(shí)鐘CLK的邏輯值0來(lái)控制產(chǎn)生四值時(shí)鐘QCLK邏輯值1和3;而利用二值 時(shí)鐘CLK的邏輯值3來(lái)控制產(chǎn)生四值時(shí)鐘QCLK邏輯值0和2。由于四值時(shí)鐘QCLK的邏輯 值切換次序?yàn)椹?- 1 - 2 - 3 - 2 - 1 - 0,所以當(dāng)CLK= 0時(shí)四值時(shí)鐘QCLK產(chǎn)生電路要 依次輪流輸出邏輯值1、3和1 ;當(dāng)CLK= 3時(shí)它則要依次輪流輸出邏輯值2、0和2。為此， 還需兩個(gè)輔助控制信號(hào)％和Qi來(lái)實(shí)現(xiàn)這種輪流輸出，用Q〇的〇和3分別來(lái)控制四值時(shí)鐘 邏輯值1和3的輸出；用％的0和3分別控制四值時(shí)鐘邏輯值0和2的輸出。QjPQi的低 電平與高電平的持續(xù)時(shí)間之比應(yīng)分別為2 : 1和1 : 2,即％和\的占空比分別為33. 3% 和66. 7%，這樣，在二值時(shí)鐘CLK以及信號(hào)％和Q:的控制下才能產(chǎn)生邏輯值切換次序?yàn)?0-1一2 - ：3 - 2 - 1一0的四值時(shí)鐘QCLK〇本發(fā)明用JK觸發(fā)器對(duì)二值時(shí)鐘CLK進(jìn)行 分頻來(lái)獲得％和Q:信號(hào)。由于考慮到在實(shí)際電路中二值時(shí)鐘CLK的有效邊沿與觸發(fā)器的 輸出％和1之間有時(shí)鐘輸出延遲，此延遲將在輸出的四值時(shí)鐘波形中產(chǎn)生毛刺，為消去毛 刺，輸出信號(hào)％和Q:應(yīng)分別在二值時(shí)鐘CLK的上升沿和下降沿處改變狀態(tài)。綜上可知，信 號(hào)％和Q:是二值時(shí)鐘CLK的三分頻信號(hào)，二值時(shí)鐘CLK與信號(hào)QJPQi的時(shí)序波形示意圖 如圖2所示。
[0021] 為由二值時(shí)鐘CLK獲得％和Qi兩信號(hào)，本發(fā)明采用一個(gè)上升沿觸發(fā)的JK觸發(fā)器 (FF0)和一個(gè)下降沿觸發(fā)的JK觸發(fā)器（FF1)來(lái)組成二值時(shí)鐘CLK的三分頻電路。所述JK 觸發(fā)器FR)和FF1分別輸出在CLK上升沿處和下降沿處改變狀態(tài)的三分頻輸出信號(hào)Q。和 %，信號(hào)&和分別是和1的反信號(hào)。在本發(fā)明中，所述三分頻電路的線路連接情況 如圖1中的左電路所示，其電路設(shè)計(jì)具體描述為：信號(hào)g和％分別接入所述JK觸發(fā)器FF1 的輸入端1和FR)的輸入端J。，所述JK觸發(fā)器FR)的輸入端K。和FF1的輸入端Ji都與邏 輯值為3的電壓源相接；S卩，所述JK觸發(fā)器FR)的兩個(gè)輸入信號(hào)的表達(dá)式為上=Q心= 3 ;所述JK觸發(fā)器FF1的兩個(gè)輸入信號(hào)表達(dá)式為1= 3, & ;觸發(fā)器FR)和FF1的時(shí) 鐘信號(hào)為輸入的二值時(shí)鐘CLK。這樣，觸發(fā)器FR)對(duì)CLK的上升沿敏感，其輸出信號(hào)％是二 值時(shí)鐘CLK的三分頻信號(hào)且％的低電平與高電平的持續(xù)時(shí)間之比為2 : 1 ;觸發(fā)器FF1對(duì) CLK的下降沿敏感，其輸出信號(hào)％也為二值時(shí)鐘CLK三分頻信號(hào)且Qi的低電平與高電平的 持續(xù)時(shí)間比為1 : 2。信號(hào)QjPQi就是本發(fā)明所需的產(chǎn)生四值時(shí)鐘QCLK的控制信號(hào)。有 了產(chǎn)生四值時(shí)鐘QCLK的控制信號(hào)，根據(jù)
【發(fā)明內(nèi)容】
和文獻(xiàn)[4, 5]中的傳輸電壓開(kāi)關(guān)理論，列 出四值時(shí)鐘QCLK與二值時(shí)鐘CLK、信號(hào)％和Qi的開(kāi)關(guān)級(jí)函數(shù)表達(dá)式：
[0022]
【主權(quán)項(xiàng)】
1. 一種JKFF構(gòu)建的QC產(chǎn)生電路，用輸入的二值時(shí)鐘CLK及其反信號(hào)GLK產(chǎn)生出序 列為0- 1 - 2 - 3 - 2- 1 - 0的四值時(shí)鐘QCLK，它包括一個(gè)上升沿觸發(fā)的JK觸發(fā)器 (FF0)、一個(gè)下降沿觸發(fā)的JK觸發(fā)器（FF1)、四個(gè)PMOS管（P1、P2、P3和P4)和四個(gè)NMOS管 (Nl、N2、N3和N4);首先，用所述JK觸發(fā)器FR)和FF1對(duì)二值時(shí)鐘CLK進(jìn)行三分頻，分別 得到在CLK上升沿處和下降沿處改變狀態(tài)的三分頻輸出信號(hào)％和Qi，它們的占空比分別為 33. 3%和66. 7%，信號(hào)g和^分別是％和Qi的反信號(hào)；然后，用所述八個(gè)MOS管組成產(chǎn)生 四值時(shí)鐘的MOS管網(wǎng)絡(luò)，其電路為所述PMOS管P1的源極和漏極分別與邏輯值3的信號(hào)源 和所述PMOS管P2的源極相接，所述PMOS管P3的源極和漏極分別與邏輯值2的信號(hào)源和 所述PMOS管P4的源極相接，所述NMOS管N1的源極和漏極分別與邏輯值1的信號(hào)源和所 述NM0S管N2的源極相接，所述NM0S管N3的源極和漏極分別與電源地和所述NM0S管N4 的源極相接，所述M0S管P2、P4、N2和N4的漏極連接在一起作為四值時(shí)鐘QCLK的輸出端； 最后，用CLK、GLK、&和g控制所述MOS管網(wǎng)絡(luò)產(chǎn)生四值時(shí)鐘QCLK; 所述一種JKFF構(gòu)建的QC產(chǎn)生電路的特征在于：所述JK觸發(fā)器FR)的兩個(gè)輸入信號(hào)的 表達(dá)式為JQ=QpKQ= 3 ;所述JK觸發(fā)器FF1的兩個(gè)輸入信號(hào)表達(dá)式為J 3, & =瓦;所 述四個(gè)表達(dá)式在電路上實(shí)現(xiàn)為信號(hào)這和％分別接入所述JK觸發(fā)器FF1的輸入端K:和FF0 的輸入端J。，所述JK觸發(fā)器FF0的輸入端K。和FF1的輸入端Ji都與邏輯值為3的電壓源 相接；控制所述M0S管網(wǎng)絡(luò)的信號(hào)具體連接為信號(hào)CLK、豆、SZ、g、dZ、這、 CLK和豆分別與所述M0S管Pl、P2、P3、P4、Nl、N2、N3和N4的柵極相接。
【專(zhuān)利摘要】本發(fā)明涉及一種產(chǎn)生QC信號(hào)的電路設(shè)計(jì)問(wèn)題。由于QC有著豐富的信息量，它在相關(guān)研究文獻(xiàn)中已經(jīng)得到應(yīng)用而顯示出一定的優(yōu)勢(shì)。而目前QC信號(hào)只能由模擬軟件仿真產(chǎn)生，國(guó)內(nèi)外還沒(méi)有實(shí)用的集成電路可以產(chǎn)生QC信號(hào)。這里發(fā)明一種產(chǎn)生QC信號(hào)的集成電路，該電路主要由門(mén)電路、JKFF和MOS管組成。本發(fā)明即一種JKFF構(gòu)建的QC產(chǎn)生電路解決了目前不能由實(shí)際電路生成QC信號(hào)的問(wèn)題，使得QC信號(hào)可以進(jìn)行實(shí)際應(yīng)用。模擬表明發(fā)明的QC產(chǎn)生電路功能正確；另外，對(duì)本發(fā)明的電路進(jìn)行分析表明，本發(fā)明的電路結(jié)構(gòu)簡(jiǎn)單，性能高，且易于在電路里進(jìn)行實(shí)際應(yīng)用。
【IPC分類(lèi)】H03K3-02
【公開(kāi)號(hào)】CN104617919
【申請(qǐng)?zhí)枴緾N201510096439
【發(fā)明人】不公告發(fā)明人
【申請(qǐng)人】浙江工商大學(xué)
【公開(kāi)日】2015年5月13日
【申請(qǐng)日】2015年3月4日