一種基于FinFET晶體管的主從觸發(fā)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種觸發(fā)器，尤其是涉及一種基于FinFET晶體管的主從觸發(fā)器。
【背景技術(shù)】
[0002]目前，集成電路技術(shù)的設(shè)計(jì)工藝進(jìn)入到納米階段，在芯片設(shè)計(jì)過(guò)程中，無(wú)論從芯片本身的成本和性能考慮，還是從電子信息產(chǎn)品的市場(chǎng)角度考慮，功耗大小已經(jīng)成為衡量芯片性能的重要指標(biāo)。低功耗設(shè)計(jì)已成為目前芯片設(shè)計(jì)的熱點(diǎn)和難點(diǎn)。
[0003]隨著晶體管尺寸的不斷縮小，受短溝道效應(yīng)和當(dāng)前制造工藝的限制，普通的CMOS晶體管尺寸降低的空間極度縮小。當(dāng)普通CMOS晶體管的尺寸縮小到20nm以下時(shí)，CMOS晶體管的漏電流會(huì)急劇加大，造成較大的電路漏功耗。并且，電路短溝道效應(yīng)變得更加明顯，CMOS晶體管變得相當(dāng)不穩(wěn)定，極大的限制了電路性能的提高。FinFET晶體管的溝道采用零摻雜或是低摻雜，溝道被柵三面包圍，這種特殊的三維立體結(jié)構(gòu)，增強(qiáng)了柵對(duì)溝道的控制力度，極大的抑制了短溝道效應(yīng)，抑制了器件的漏電流。FinFET(鰭式場(chǎng)效晶體管，F(xiàn)inField-Effect Transistor)作為一種新型的3D晶體管，逐漸成為接替普通CMOS晶體管，延續(xù)摩爾定律的優(yōu)良器件之一。
[0004]觸發(fā)器作為電子系統(tǒng)的一種基本運(yùn)算單元，是構(gòu)成基本時(shí)序單元的重要組成部件，被廣泛運(yùn)用在大規(guī)模的集成電路設(shè)計(jì)中。觸發(fā)器性能的好壞往往能夠決定電路性能的好壞。設(shè)計(jì)一個(gè)反應(yīng)迅速，功耗較低的觸發(fā)器已經(jīng)成為電路設(shè)計(jì)者不可回避的問(wèn)題之一?，F(xiàn)有的基于FinFET晶體管的主從觸發(fā)器主要有兩種:多路開(kāi)關(guān)型主從觸發(fā)器和強(qiáng)制脈沖型主從觸發(fā)器。多路開(kāi)關(guān)型主從觸發(fā)器的電路圖如圖1所示，該觸發(fā)器存在以下問(wèn)題:一、所使用的FinFET晶體管數(shù)量較多，電路結(jié)構(gòu)復(fù)雜，占用版圖面積大且會(huì)造成較大的電路功耗；二、該電路接入的時(shí)鐘信號(hào)需要驅(qū)動(dòng)四個(gè)FinFET傳輸門(mén)，時(shí)鐘信號(hào)負(fù)載很大，造成很大的電路功耗和傳播延時(shí)，該電路的傳播延時(shí)為一個(gè)FinFET傳輸門(mén)的延時(shí)與一個(gè)FinFET反相器延時(shí)之和。強(qiáng)制脈沖型主從觸發(fā)器的電路圖如圖2所示，該觸發(fā)器使用的晶體管的數(shù)量相對(duì)多路開(kāi)關(guān)型主從觸發(fā)器減少，時(shí)鐘信號(hào)只需要驅(qū)動(dòng)兩個(gè)FinFET傳輸門(mén)，時(shí)鐘負(fù)載減小，但是該觸發(fā)器存在以下問(wèn)題:觸發(fā)器內(nèi)鎖存器狀態(tài)的改變，需要較強(qiáng)的輸入數(shù)據(jù)脈沖，短暫的直流通路造成較大的靜態(tài)功耗，功耗較大。
[0005]鑒此，設(shè)計(jì)一款電路結(jié)構(gòu)簡(jiǎn)單，功耗和傳播延時(shí)均較小的基于FinFET晶體管的主從觸發(fā)器具有重要意義。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種電路結(jié)構(gòu)簡(jiǎn)單，功耗和傳播延時(shí)均較小的基于FinFET晶體管的主從觸發(fā)器。
[0007]本發(fā)明解決上述技術(shù)問(wèn)題所采用的技術(shù)方案為:一種基于FinFET晶體管的主從觸發(fā)器，包括第一 P型FinFET管、第二 P型FinFET管、第三P型FinFET管、第四P型FinFET管、第五P型FinFET管、第一 N型FinFET管、第二 N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管和第八N型 FinFET 管；
[0008]所述的第一 P型FinFET管的漏極、所述的第二 P型FinFET管的漏極、所述的第四P型FinFET管的漏極、所述的第五P型FinFET管的漏極、所述的第一 P型FinFET管的襯底、所述的第二 P型FinFET管的襯底、所述的第三P型FinFET管的襯底、所述的第四P型FinFET管的襯底和所述的第五P型FinFET管的襯底均接入電源；
[0009]所述的第一 N型FinFET管的襯底、所述的第二 N型FinFET管的襯底、所述的第三N型FinFET管的襯底、所述的第四N型FinFET管的襯底、所述的第五N型FinFET管的襯底、所述的第六N型FinFET管的襯底、所述的第七N型FinFET管的襯底、所述的第八N型FinFET管的襯底、所述的第一 N型FinFET管的漏極、所述的第五N型FinFET管的漏極、所述的第七N型FinFET管的漏極和所述的第八N型FinFET管的漏極均接地；
[0010]所述的第二 N型FinFET管的漏極為信號(hào)輸入端，所述的第三N型FinFET管的漏極為反相信號(hào)輸入端；所述的第二 N型FinFET管的柵極、所述的第三P型FinFET管的柵極和所述的第三N型FinFET管的柵極連接且其連接端為時(shí)鐘信號(hào)輸入端，所述的第四N型FinFET管的柵極和所述的第六N型FinFET管的柵極連接且其連接端為反相時(shí)鐘信號(hào)輸入端;
[0011]所述的第一 N型FinFET管的源極、所述的第一 P型FinFET管的柵極、所述的第二N型FinFET管的源極和所述的第四N型FinFET管的漏極連接；所述的第一 P型FinFET管的源極、所述的第二 P型FinFET管的柵極、所述的第一 N型FinFET管的柵極、所述的第五N型FinFET管的柵極和所述的第三N型FinFET管的源極連接；所述的第二 P型FinFET管的源極、所述的第三P型FinFET管的漏極、所述的第五N型FinFET管的源極和所述的第六N型FinFET管的漏極連接；
[0012]所述的第三P型FinFET管的源極、所述的第四P型FinFET管的源極、所述的第五P型FinFET管的柵極、所述的第四N型FinFET管的源極、所述的第六N型FinFET管的源極、所述的第七N型FinFET管的源極和所述的第八N型FinFET管的柵極連接且其連接端為信號(hào)輸出端；所述的第四P型FinFET管的柵極、所述的第五P型FinFET管的源極、所述的第七N型FinFET管的柵極和所述的第八N型FinFET管的源極連接且其連接端為反相信號(hào)輸出端。
[0013]所述的第一 P型FinFET管的溝道長(zhǎng)度、所述的第二 P型FinFET管的溝道長(zhǎng)度、所述的第三P型FinFET管的溝道長(zhǎng)度、所述的第四P型FinFET管的溝道長(zhǎng)度、所述的第五P型FinFET管的溝道長(zhǎng)度、所述的第一 N型FinFET管的溝道長(zhǎng)度、所述的第二 N型FinFET管的溝道長(zhǎng)度、所述的第三N型FinFET管的溝道長(zhǎng)度、所述的第四N型FinFET管的溝道長(zhǎng)度、所述的第五N型FinFET管的溝道長(zhǎng)度、所述的第六N型FinFET管的溝道長(zhǎng)度、所述的第七N型FinFET管的溝道長(zhǎng)度和所述的第八N型FinFET管的溝道長(zhǎng)度均為32nm。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于通過(guò)第一 P型FinFET管、第二 P型FinFET管、第三P型FinFET管、第一 N型FinFET管、第二 N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管和第六N型FinFET管構(gòu)成主鎖存器；從鎖存器由第四P型FinFET管和第七N型FinFET管構(gòu)成的第二反相器與第五P型FinFET管和第八N型FinFET管構(gòu)成的第三反相器組成，從鎖存器為兩個(gè)反相器組成的環(huán)路；主鎖存器與從鎖存器之間不存在開(kāi)關(guān)電路的隔離，從鎖存器被嵌入在主鎖存器的反相器環(huán)中，由此可以大大的減小觸發(fā)器的傳播延時(shí)時(shí)間；并且本發(fā)明的主從觸發(fā)器由十三個(gè)FinFET管組成，晶體管數(shù)量較少，電路結(jié)構(gòu)簡(jiǎn)單，減小了版圖面積，降低了電路功耗，時(shí)鐘信號(hào)只需要負(fù)載五個(gè)FinFET管，時(shí)鐘負(fù)載減小，進(jìn)一步降低電路功耗；第三P型FinFET管和第六N型FinFET管構(gòu)成的傳輸門(mén)結(jié)構(gòu)，不僅保障電路的全擺幅輸出，而且還可以增強(qiáng)電路的驅(qū)動(dòng)能力；采用PTM模型的32nm工藝器件參數(shù)，在標(biāo)準(zhǔn)電壓(Iv)條件下進(jìn)行仿真，本發(fā)明的電路功耗比現(xiàn)有的觸發(fā)器電路功耗降低了大約66%，傳播延時(shí)降低了大約48%。
【附圖說(shuō)明】
[0015]圖1為現(xiàn)有技術(shù)的多路開(kāi)關(guān)型主從觸發(fā)器的電路圖；
[0016]圖2為現(xiàn)有技術(shù)的強(qiáng)制脈沖型主從觸發(fā)器的電路圖；
[0017]圖3(a)為本發(fā)明的基于FinFET晶體管的主從觸發(fā)器的電路圖；
[0018]圖3(b)為圖3(a)的簡(jiǎn)化電路圖；
[0019]圖4為本發(fā)明的基于FinFET晶體管的主從觸發(fā)器在標(biāo)準(zhǔn)電壓(Iv)下的電路仿真圖；
[0020]圖5為本發(fā)明的基于FinFET晶體管的主從觸發(fā)器在超閾值電壓(0.8v)下的電路仿真圖；
[0021]圖6為本發(fā)明的基于FinFET晶體管的主從觸發(fā)器與現(xiàn)有技術(shù)的兩種觸發(fā)器的傳播延時(shí)比較分析圖；
[0022]圖7為本發(fā)明的基于FinFET晶體管的主從觸發(fā)器與現(xiàn)有技術(shù)的兩種觸發(fā)器的單位開(kāi)關(guān)能耗比較分析圖。
【具體實(shí)施方式】
[0023]以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。
[0024]實(shí)施例:如圖3(a)所示，一種基于FinFET晶體管的主從觸發(fā)器，包括第一 P型FinFET管P1、第二 P型FinFET管P2、第三P型FinFET管P3、第四P型FinFET管P4、第五P 型 FinFET 管 P5、第一 N 型 FinFET 管 N1、第二 N 型 FinFET 管 N2、第三 N 型 FinFET 管 N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8 ；
[0025]第一 P型FinFET管Pl的漏極、第二 P型FinFET管P2的漏極、第四P型FinFET管P4的漏極、第五P型FinFET管P5的漏極、第一 P型FinFET管Pl的襯底、第二 P型FinFET管P2的襯底、第三P型FinFET管P3的襯底、第四P型FinFET管P4的襯底和第五P型FinFET管P5的襯底均接入電源；
[0026]第一 N型FinFET管NI的襯底、第二 N型FinFET管N2的襯底、第三N型FinFET管N3的襯底、第四N型FinFET管N4的襯底、第五N型FinFET管N5的襯底、第六N型FinFET管N6的襯底、第七N型FinFET管N7的襯底、第八N型FinFET管N8的襯底、第一 N型FinFET管NI的漏極、第五N型FinFET管N5的漏極、第七N型FinFET管N7的漏極和第八N型FinFET管N8的漏極均接地；
[0027]第二 N型FinFET管N2的漏極為信號(hào)輸入端，接入輸入信號(hào)D，第三N型FinFET管N3的漏極為反相信號(hào)輸入端，接入反相輸入信號(hào)Db ;第二 N型FinFET管N2的柵極、第三P型FinFET管P3的柵極和第三N型FinFET管N3的柵極連接且其連接端為時(shí)鐘信號(hào)輸入端，接入時(shí)鐘信號(hào)CLK，第四N型FinFET管N4的柵極和第六N型FinFET管N6的柵極連接且其連接端為反相時(shí)鐘信號(hào)輸入端，接入反相時(shí)鐘信號(hào)CLKb ;輸入信號(hào)D和反相輸入信號(hào)Db的區(qū)別僅在于兩者的相位相差180度，時(shí)鐘信號(hào)CLK和反相時(shí)鐘信號(hào)CLKb的區(qū)別僅在于兩者的相位相差180度；
[0028]第一 N型FinFET管NI的源極、第一 P型FinFET管Pl的柵極、第二 N型FinFET管N2