邏輯狀態(tài)產(chǎn)生電路的制作方法
【專利摘要】本實(shí)用新型公開一種邏輯狀態(tài)產(chǎn)生電路，包括：第一邏輯控制端子；與第一邏輯控制端子相連的保護(hù)電阻；包括第一電源端、第二電源端、偏置電源端、信號(hào)輸入端以及第一輸出端和第二輸出端的端子電壓處理模塊，端子電壓處理模塊的信號(hào)輸入端與保護(hù)電阻的另一端相連，端子電壓處理模塊對(duì)通過(guò)第一邏輯控制端子輸入的模擬信號(hào)進(jìn)行處理以通過(guò)第一輸出端輸出第一邏輯信號(hào)，并通過(guò)第二輸出端輸出第二邏輯信號(hào)；與第一輸出端、第二輸出端和偏置電源分別相連的邏輯處理模塊，邏輯處理模塊對(duì)第一邏輯信號(hào)和第二邏輯信號(hào)進(jìn)行邏輯處理以輸出多種邏輯狀態(tài)。由此，該電路通過(guò)單個(gè)邏輯控制端子即可簡(jiǎn)單實(shí)現(xiàn)多種邏輯狀態(tài)，減少了晶圓面積，降低了產(chǎn)品設(shè)計(jì)開發(fā)成本。
【專利說(shuō)明】邏輯狀態(tài)產(chǎn)生電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及電力電子【技術(shù)領(lǐng)域】，特別涉及一種邏輯狀態(tài)產(chǎn)生電路。

【背景技術(shù)】
[0002]在模擬集成電路設(shè)計(jì)中，常常需要電路內(nèi)部的邏輯狀態(tài)可通過(guò)外部控制端子來(lái)控制，以便實(shí)現(xiàn)不同的邏輯功能。而要實(shí)現(xiàn)的邏輯狀態(tài)越多時(shí)，需要的外部控制端子數(shù)目就會(huì)越多。就實(shí)現(xiàn)三種邏輯狀態(tài)00、01、10而言，相關(guān)技術(shù)存在以下兩種實(shí)現(xiàn)方法:
[0003]其一是，采用如圖1所示的電路圖實(shí)現(xiàn)三種邏輯狀態(tài)00、01、10。其中，VP’為電路內(nèi)部低壓電壓，PAD1’、PAD2’、PAD3’分別為邏輯控制端子，Rl’、R2’、R3’分別為三個(gè)邏輯控制端子的保護(hù)電阻，Rl ’、R2’、R3’用于防止MOS管Ml ’、M2’、M3’、M4’、M5’、M6’的柵極損壞。A’、B’、C’分別為邏輯輸出端子，A’、B’、C’可分別獨(dú)立實(shí)現(xiàn)00、01、10三種邏輯狀態(tài)，即言，當(dāng)PAD1’為高電平時(shí)，A’為低電平，PADr的非和A’進(jìn)行邏輯與運(yùn)算實(shí)現(xiàn)00狀態(tài)；當(dāng)PAD2’為低電平時(shí)，B’為高電平，PAD2’和B’進(jìn)行邏輯與運(yùn)算實(shí)現(xiàn)01狀態(tài)；當(dāng)PAD3為低電平時(shí)，C’為高電平，PAD3’的非和C’的非進(jìn)行邏輯與運(yùn)算實(shí)現(xiàn)10狀態(tài)，另外，也可以通過(guò)A’、B’、C’中任意兩個(gè)的組合實(shí)現(xiàn)00、01、10三種邏輯狀態(tài)。但是，相關(guān)技術(shù)存在的缺點(diǎn)是，需要三個(gè)邏輯控制端子來(lái)實(shí)現(xiàn)，三個(gè)邏輯控制端子使得晶圓面積較大，產(chǎn)品設(shè)計(jì)開發(fā)成本較高。
[0004]其二是，采用如圖2所示的電路圖實(shí)現(xiàn)三種邏輯狀態(tài)00、01、10。VP”為電路內(nèi)部低壓電壓，PAD1”、PAD2”為邏輯控制端子，Rl”、R2”分別為三個(gè)邏輯控制端子的保護(hù)電阻，町”、1?2”用于防止皿)3管肌”^2”^3”^4”的柵極損壞。A”、B”分別為邏輯輸出端子，A”、B”通過(guò)不同狀態(tài)組合也可實(shí)現(xiàn)00、01、10三種邏輯狀態(tài)。但是，相關(guān)技術(shù)存在的缺點(diǎn)是，需要2個(gè)邏輯控制端子來(lái)實(shí)現(xiàn)，2個(gè)邏輯控制端子仍然較多，加上需要的保護(hù)結(jié)構(gòu)，使得晶圓面積仍然較大，產(chǎn)品設(shè)計(jì)開發(fā)成本較高。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型旨在至少在一定程度上解決上述的技術(shù)缺陷之一。
[0006]為此，本實(shí)用新型的目的在于提出一種通過(guò)單個(gè)邏輯控制端子即可簡(jiǎn)單實(shí)現(xiàn)多種邏輯狀態(tài)的邏輯狀態(tài)產(chǎn)生電路。
[0007]為達(dá)到上述目的，本實(shí)用新型一方面提出的邏輯狀態(tài)產(chǎn)生電路，包括:第一邏輯控制端子；保護(hù)電阻，所述保護(hù)電阻的一端與所述第一邏輯控制端子相連；端子電壓處理模塊，所述端子電壓處理模塊包括第一電源端、第二電源端、偏置電源端、信號(hào)輸入端以及第一輸出端和第二輸出端，所述端子電壓處理模塊的信號(hào)輸入端與所述保護(hù)電阻的另一端相連，所述第一電源端與第一預(yù)設(shè)電壓的電源相連，所述第二電源端與第二預(yù)設(shè)電壓的電源相連，所述偏置電源端與偏置電源相連，所述端子電壓處理模塊對(duì)通過(guò)所述第一邏輯控制端子輸入的模擬信號(hào)進(jìn)行處理以通過(guò)所述第一輸出端輸出第一邏輯信號(hào)，并通過(guò)所述第二輸出端輸出第二邏輯信號(hào)；邏輯處理模塊，所述邏輯處理模塊與所述第一輸出端、第二輸出端和所述偏置電源分別相連，所述邏輯處理模塊對(duì)所述第一邏輯信號(hào)和第二邏輯信號(hào)進(jìn)行邏輯處理以輸出多種邏輯狀態(tài)。
[0008]根據(jù)本實(shí)用新型提出的邏輯狀態(tài)產(chǎn)生電路，端子電壓處理模塊對(duì)通過(guò)第一邏輯控制端子輸入的模擬信號(hào)進(jìn)行處理以通過(guò)第一輸出端輸出第一邏輯信號(hào)，并通過(guò)第二輸出端輸出第二邏輯信號(hào)，邏輯處理模塊對(duì)第一邏輯信號(hào)和第二邏輯信號(hào)進(jìn)行邏輯處理以輸出多種邏輯狀態(tài)。由此，該邏輯狀態(tài)產(chǎn)生電路能夠通過(guò)單個(gè)邏輯控制端子即可簡(jiǎn)單實(shí)現(xiàn)多種邏輯狀態(tài)，單個(gè)邏輯控制端子使得晶圓面積大大減少了，同時(shí)端子保護(hù)用的結(jié)構(gòu)也減少，從而為電路設(shè)計(jì)帶來(lái)了極大的方便，簡(jiǎn)化了版圖設(shè)計(jì)，降低了產(chǎn)品設(shè)計(jì)開發(fā)成本，并且邏輯控制端子的減少，外部引入的不穩(wěn)定因素也減少，提高了電路的穩(wěn)定性。
[0009]進(jìn)一步地，所述的邏輯狀態(tài)產(chǎn)生電路還包括電源轉(zhuǎn)換模塊，所述電源轉(zhuǎn)換模塊與所述第一預(yù)設(shè)電壓的電源相連，所述電源轉(zhuǎn)換模塊將所述第一預(yù)設(shè)電壓的電源轉(zhuǎn)換為所述第二預(yù)設(shè)電壓的電源和所述偏置電源。
[0010]優(yōu)選地，所述端子電壓處理模塊包括上拉恒流源和下拉恒流源，所述上拉恒流源的正向端與所述下拉恒流源的正向端相連，所述上拉恒流源的負(fù)向端與所述第二預(yù)設(shè)電壓的電源相連，所述下拉恒流源的負(fù)向端與參考地相連，所述上拉恒流源的正向端與所述下拉恒流源的正向端之間具有第一節(jié)點(diǎn)，所述第一節(jié)點(diǎn)與所述保護(hù)電阻的另一端相連；第一電壓處理單元，所述第一電壓處理單元與所述第一節(jié)點(diǎn)相連，所述第一電壓處理單元輸出所述第一邏輯信號(hào)；第二電壓處理單元，所述第二電壓處理單元與所述第一節(jié)點(diǎn)相連，所述第二電壓處理單元輸出所述第二邏輯信號(hào)。
[0011]優(yōu)選地，所述第一電壓處理單元具體包括:第一 PMOS管，所述第一 PMOS管的源極與所述第一預(yù)設(shè)電壓的電源相連；第一 NMOS管，所述第一 NMOS管的源極與所述參考地相連，所述第一 NMOS管的漏極與所述第一 PMOS管的漏極相連，所述第一 NMOS管的柵極與所述第一節(jié)點(diǎn)相連；第二 PMOS管，所述第二 PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第二 PMOS管的柵極與所述第一 PMOS管的漏極相連；第二 NMOS管，所述第二 NMOS管的源極與所述參考地相連，所述第二 NMOS管的漏極與所述第二 PMOS管的漏極相連，所述第二NMOS管的柵極與所述第二 PMOS管的柵極相連；第三PMOS管，所述第三PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第三PMOS管的柵極與所述第二 PMOS管的漏極相連；第三NMOS管，所述第三NMOS管的源極與所述參考地相連，所述第三NMOS管的漏極與所述第三PMOS管的漏極相連，所述第三NMOS管的柵極與所述第三PMOS管的柵極相連，所述第三NMOS管的漏極與所述第三PMOS管的漏極之間具有第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)作為所述端子電壓處理模塊的第一輸出端。
[0012]優(yōu)選地，所述第二電壓處理單元具體包括:第四PMOS管，所述第四PMOS管的源極與所述第一預(yù)設(shè)電壓的電源相連，所述第四PMOS管的柵極與所述第一節(jié)點(diǎn)相連；第四NMOS管，所述第四NMOS管的源極與所述參考地相連，所述第四NMOS管的漏極與所述第四PMOS管的漏極相連；第五PMOS管，所述第五PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第五PMOS管的柵極與所述第四PMOS管的漏極相連；第五NMOS管，所述第五NMOS管的源極與所述參考地相連，所述第五NMOS管的漏極與所述第五PMOS管的漏極相連，所述第五NMOS管的柵極與所述第五PMOS管的柵極相連，所述第五NMOS管的漏極與所述第五PMOS管的漏極之間具有第三節(jié)點(diǎn)，所述第三節(jié)點(diǎn)作為所述端子電壓處理模塊的第二輸出端。
[0013]優(yōu)選地，所述端子電壓處理模塊還包括:第六PMOS管，所述第六PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第六PMOS管的柵極與所述第六PMOS管的漏極相連后與所述偏置電源相連；第七PMOS管，所述第七PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第七PMOS管的柵極與所述偏置電源相連，所述第七PMOS管的漏極與所述第四NMOS管的柵極相連；第六NMOS管，所述第六NMOS管的漏極與所述第六NMOS管的柵極相連后與第七PMOS管的漏極相連，所述第六NMOS管的源極與所述參考地相連；第七NMOS管，所述第七NMOS管的漏極與第一 PMOS管的柵極相連，所述第七NMOS管的源極與所述參考地相連，所述第七NMOS管的柵極與所述第六NMOS管的柵極相連；第八PMOS管，所述第八PMOS管的源極與所述第一預(yù)設(shè)電壓的電源相連，所述第八PMOS管的柵極與所述第八PMOS管的漏極相連后與所述第一 PMOS管的柵極相連。
[0014]優(yōu)選地，所述上拉恒流源具體包括:第九PMOS管，所述第九PMOS管的柵極與所述偏置電源相連，所述第九PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連；第十PMOS管，所述第十PMOS管的柵極與所述第十PMOS管的漏極相連后與所述第一節(jié)點(diǎn)相連，所述第十PMOS管的源極與所述第九PMOS管的漏極相連。
[0015]優(yōu)選地，所述下拉恒流源具體包括:第八NMOS管，所述第八NMOS管的源極與所述參考地相連，所述第八NMOS管的漏極與所述第一節(jié)點(diǎn)相連，所述第八NMOS管的柵極與所述第七NMOS管的柵極相連。
[0016]本實(shí)用新型附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過(guò)本實(shí)用新型的實(shí)踐了解到。

【專利附圖】

【附圖說(shuō)明】
[0017]本實(shí)用新型上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中:
[0018]圖1為相關(guān)技術(shù)中的邏輯狀態(tài)產(chǎn)生電路的電路原理圖；
[0019]圖2為相關(guān)技術(shù)中的邏輯狀態(tài)廣生電路的電路原理圖；
[0020]圖3為根據(jù)本實(shí)用新型實(shí)施例的邏輯狀態(tài)產(chǎn)生電路的方框示意圖；
[0021]圖4為根據(jù)本實(shí)用新型一個(gè)實(shí)施例的邏輯狀態(tài)產(chǎn)生電路的方框示意圖；
[0022]圖5為根據(jù)本實(shí)用新型一個(gè)具體實(shí)施例的邏輯狀態(tài)產(chǎn)生電路的結(jié)構(gòu)示意圖；
[0023]圖6a為根據(jù)本實(shí)用新型實(shí)施例的5節(jié)電池保護(hù)裝置的原理示意圖；
[0024]圖6b為根據(jù)本實(shí)用新型實(shí)施例的4節(jié)電池保護(hù)裝置的原理示意圖；
[0025]圖6c為根據(jù)本實(shí)用新型實(shí)施例的3節(jié)電池保護(hù)裝置的原理示意圖；以及
[0026]圖7為根據(jù)本實(shí)用新型一個(gè)具體實(shí)施例的邏輯狀態(tài)產(chǎn)生電路的電路原理圖。

【具體實(shí)施方式】
[0027]下面詳細(xì)描述本實(shí)用新型的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本實(shí)用新型，而不能解釋為對(duì)本實(shí)用新型的限制。
[0028]下文的公開提供了許多不同的實(shí)施例或例子用來(lái)實(shí)現(xiàn)本實(shí)用新型的不同結(jié)構(gòu)。為了簡(jiǎn)化本實(shí)用新型的公開，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本實(shí)用新型。此外，本實(shí)用新型可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本實(shí)用新型提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。
[0029]在本實(shí)用新型的描述中，需要說(shuō)明的是，除非另有規(guī)定和限定，術(shù)語(yǔ)“安裝”、“相連”、“連接”應(yīng)做廣義理解，例如，可以是機(jī)械連接或電連接，也可以是兩個(gè)元件內(nèi)部的連通，可以是直接相連，也可以通過(guò)中間媒介間接相連，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以根據(jù)具體情況理解上述術(shù)語(yǔ)的具體含義。
[0030]下面參照附圖來(lái)描述根據(jù)本實(shí)用新型實(shí)施例提出的邏輯狀態(tài)產(chǎn)生電路。
[0031]圖3為根據(jù)本實(shí)用新型實(shí)施例的邏輯狀態(tài)產(chǎn)生電路的方框示意圖。如圖3所示，邏輯狀態(tài)產(chǎn)生電路包括:第一邏輯控制端子PAD、保護(hù)電阻R端子電壓處理模塊10和邏輯處理模塊20。
[0032]其中，第一邏輯控制端子PAD用于接收外部輸入的模擬信號(hào)以使邏輯狀態(tài)產(chǎn)生電路根據(jù)輸入的模擬信號(hào)產(chǎn)生相應(yīng)的邏輯狀態(tài)。保護(hù)電阻R的一端與第一邏輯控制端子PAD相連，用于防止邏輯狀態(tài)產(chǎn)生電路中的其他器件損壞，具體來(lái)說(shuō)，保護(hù)電阻R用于進(jìn)行限流保護(hù)以防止PAD接高電平或低電平時(shí)電流過(guò)大而將邏輯狀態(tài)產(chǎn)生電路中的其他器件損壞。
[0033]如圖3所示，端子電壓處理模塊10包括第一電源端11、第二電源端12、偏置電源端13、信號(hào)輸入端14以及第一輸出端15和第二輸出端16,端子電壓處理模塊10的信號(hào)輸入端14與保護(hù)電阻R的另一端相連，第一電源端11與第一預(yù)設(shè)電壓的電源VCC相連，第二電源端12與第二預(yù)設(shè)電壓的電源VP相連，偏置電源端13與偏置電源BIAS相連，端子電壓處理模塊10對(duì)通過(guò)第一邏輯控制端子PAD輸入的模擬信號(hào)進(jìn)行處理以通過(guò)第一輸出端15輸出第一邏輯信號(hào)A，并通過(guò)第二輸出端16輸出第二邏輯信號(hào)B。其中，第一預(yù)設(shè)電壓的電源VCC、第二預(yù)設(shè)電壓的電源VP和偏置電源BIAS均可為外部提供。另外，端子電壓處理模塊10還與參考地VSS相連。
[0034]也就是說(shuō)，端子電壓處理模塊10用于將第一邏輯控制端子PAD輸入的模擬信號(hào)轉(zhuǎn)換為可識(shí)別的信號(hào)，即第一邏輯信號(hào)A和第二邏輯信號(hào)B。其中，第一邏輯信號(hào)A和第二邏輯信號(hào)B可為高低電平信號(hào)。
[0035]如圖3所不,邏輯處理模塊20與第一輸出端15、第二輸出端16和偏置電源BIAS分別相連，邏輯處理模塊20對(duì)第一邏輯信號(hào)A和第二邏輯信號(hào)B進(jìn)行邏輯處理以輸出多種邏輯狀態(tài)，例如輸出3種邏輯狀態(tài)00、01、10。另外，邏輯處理模塊20還與參考地VSS相連。
[0036]也就是說(shuō)，邏輯處理模塊20用于對(duì)第一邏輯信號(hào)A和第二邏輯信號(hào)B進(jìn)行邏輯處理以輸出多種邏輯狀態(tài)，例如，在第一邏輯信號(hào)A為低電平，第二邏輯信號(hào)B為低電平時(shí)，邏輯處理模塊20輸出00的邏輯狀態(tài)；在第一邏輯信號(hào)A為低電平，第二邏輯信號(hào)B為高電平時(shí)，邏輯處理模塊20輸出01的邏輯狀態(tài)；在第一邏輯信號(hào)A為高電平，第二邏輯信號(hào)B為低電平時(shí)，邏輯處理模塊20輸出10的邏輯狀態(tài)。
[0037]進(jìn)一步地，在本實(shí)用新型的一個(gè)實(shí)施例中，如圖4所示，邏輯狀態(tài)產(chǎn)生電路還包括:電源轉(zhuǎn)換模塊30。
[0038]如圖4所示，電源轉(zhuǎn)換模塊30與第一預(yù)設(shè)電壓的電源VCC相連，電源轉(zhuǎn)換模塊30將第一預(yù)設(shè)電壓的電源VCC轉(zhuǎn)換為第二預(yù)設(shè)電壓的電源VP和偏置電源BIAS。具體來(lái)說(shuō)第二預(yù)設(shè)電壓的電源VP分別連接至端子電壓處理模塊10的第二電源端12和邏輯處理模塊20，偏置電源BIAS連接至端子電壓處理模塊10的偏置電源端13。另外電源轉(zhuǎn)換模塊30還與參考地VSS相連。
[0039]其中，第一預(yù)設(shè)電壓的電源VCC為電路外部的高壓供電，第二預(yù)設(shè)電壓的電源VP為低壓電源。也就是說(shuō)，電源轉(zhuǎn)換模塊30用于將外部高壓供電轉(zhuǎn)換成電路中的其他模塊可直接處理的低壓電源以及產(chǎn)生偏置電壓電流，從而保證整個(gè)電路的正常工作。
[0040]具體地，在本實(shí)用新型的一個(gè)實(shí)施例中，如圖5所示，端子電壓處理模塊10包括上拉恒流源31和下拉恒流源32以及第一電壓處理單元101和第二電壓處理單元102。
[0041]其中，如圖5所示，上拉恒流源31的正向端與下拉恒流源32的正向端相連，上拉恒流源31的負(fù)向端與第二預(yù)設(shè)電壓的電源VP相連，下拉恒流源32的負(fù)向端與參考地VSS相連，上拉恒流源31的正向端與下拉恒流源32的正向端之間具有第一節(jié)點(diǎn)IN,第一節(jié)點(diǎn)IN與保護(hù)電阻R的另一端相連。也就是說(shuō)，上拉恒流源31通過(guò)保護(hù)電阻R與第一邏輯控制端子PAD相連，下拉恒流源32也通過(guò)保護(hù)電阻R與第一邏輯控制端子PAD相連。
[0042]進(jìn)一步地，如圖5所示，第一電壓處理單元101與第一節(jié)點(diǎn)IN相連，第一電壓處理單元101輸出第一邏輯信號(hào)A ;第二電壓處理單元102與第一節(jié)點(diǎn)IN相連，第二電壓處理單元102輸出第二邏輯信號(hào)B。也就是說(shuō)，第一電壓處理單元101通過(guò)保護(hù)電阻R與第一邏輯控制端子PAD相連，第二電壓處理單元102也通過(guò)保護(hù)電阻R與第一邏輯控制端子PAD相連。
[0043]具體來(lái)說(shuō)，在實(shí)用新型的一個(gè)實(shí)施例中，當(dāng)?shù)谝贿壿嬁刂贫俗覲AD懸空時(shí)，第一節(jié)點(diǎn)IN的具體電平由上拉恒流源31和下拉恒流源32決定，通過(guò)調(diào)節(jié)上拉恒流源31和下拉恒流源32的電流大小，可使得第一節(jié)點(diǎn)IN的電平為介于第二預(yù)設(shè)電壓的電源VP與參考地VSS之間的中間電平，該中間電平經(jīng)過(guò)第一電壓處理單元101，使得第一邏輯信號(hào)A為低電平，同時(shí)該中間電平經(jīng)過(guò)第二電壓處理單元102，使得第二邏輯信號(hào)B為低電平，第一邏輯信號(hào)A和第二邏輯信號(hào)B經(jīng)過(guò)邏輯處理模塊20，即可得到00的邏輯狀態(tài)。
[0044]當(dāng)?shù)谝贿壿嬁刂贫俗覲AD接高電平，例如第一預(yù)設(shè)電壓的電源VCC時(shí)，下拉恒流源32幾乎對(duì)第一節(jié)點(diǎn)IN的電平無(wú)影響，這樣，第一節(jié)點(diǎn)IN的電平為高電平，該高電平經(jīng)過(guò)第一電壓處理單元101，使得第一邏輯信號(hào)A為低電平，同時(shí)該高電平經(jīng)過(guò)第二電壓處理單元102，使得第二邏輯信號(hào)B為高電平，第一邏輯信號(hào)A和第二邏輯信號(hào)B經(jīng)過(guò)邏輯處理模塊20，即可得到01的邏輯狀態(tài)。
[0045]當(dāng)?shù)谝贿壿嬁刂贫俗覲AD接低電平，例如參考地VSS時(shí)，上拉恒流源31幾乎對(duì)第一節(jié)點(diǎn)IN的電平無(wú)影響，這樣第一節(jié)點(diǎn)IN的電平為低電平，該低電平經(jīng)過(guò)第一電壓處理單元101，使得第一邏輯信號(hào)A為高電平，同時(shí)該低電平經(jīng)過(guò)第二電壓處理單元102，使得第二邏輯信號(hào)B為低電平，第一邏輯信號(hào)A和第二邏輯信號(hào)B經(jīng)過(guò)邏輯處理模塊20，即可得到10的邏輯狀態(tài)。
[0046]這樣，根據(jù)邏輯處理模塊20輸出的多種邏輯狀態(tài)，其中，每種邏輯狀態(tài)對(duì)應(yīng)一種控制狀態(tài)。下面以電池保護(hù)裝置為實(shí)施例，來(lái)詳細(xì)說(shuō)明00、01、10三種邏輯狀態(tài)的具體應(yīng)用，其中，電池保護(hù)裝置包括邏輯狀態(tài)產(chǎn)生電路和電池，電池保護(hù)裝置根據(jù)邏輯狀態(tài)產(chǎn)生電路輸出的邏輯狀態(tài)來(lái)選擇進(jìn)行保護(hù)的電池?cái)?shù)目，換言之，每種邏輯狀態(tài)對(duì)應(yīng)一個(gè)電池?cái)?shù)目，例如，OO邏輯狀態(tài)對(duì)應(yīng)的電池?cái)?shù)目為5節(jié)，01邏輯狀態(tài)對(duì)應(yīng)的電池?cái)?shù)目為4節(jié)，10邏輯狀態(tài)對(duì)應(yīng)的電池?cái)?shù)目為3節(jié)。
[0047]如圖6a、圖6b和圖6c所示，分別為5節(jié)電池保護(hù)裝置的原理示意圖、4節(jié)電池保護(hù)裝置的原理示意圖和3節(jié)電池保護(hù)裝置的原理示意圖，其中，SEL引腳為本實(shí)用新型實(shí)施例中的第一邏輯控制端子PAD，GND引腳為本實(shí)用新型實(shí)施例中的參考地VSS，V5引腳為本實(shí)用新型實(shí)施例中的第一預(yù)設(shè)電壓的電源VCC，如圖6a所示，當(dāng)SEL引腳為懸空時(shí)，電池保護(hù)裝置內(nèi)部的邏輯狀態(tài)產(chǎn)生電路輸出00的邏輯狀態(tài)，此時(shí)電池保護(hù)裝置選擇5節(jié)電池進(jìn)行保護(hù)；如圖6b所示，當(dāng)SEL引腳接GND引腳時(shí)，即本實(shí)用新型實(shí)施例中PAD接低電平，電池保護(hù)裝置內(nèi)部的邏輯狀態(tài)產(chǎn)生電路輸出01的邏輯狀態(tài)，此時(shí)電池保護(hù)裝置選擇4節(jié)電池進(jìn)行保護(hù)；如圖6c所示，當(dāng)SEL引腳接V5引腳時(shí)，即本實(shí)用新型實(shí)施例中PAD接高電平，電池保護(hù)裝置內(nèi)部的邏輯狀態(tài)產(chǎn)生電路輸出10的邏輯狀態(tài)，此時(shí)電池保護(hù)裝置選擇3節(jié)電池進(jìn)行保護(hù)。
[0048]這樣，通過(guò)第一邏輯控制端子PAD即可簡(jiǎn)單實(shí)現(xiàn)00、01、10三種邏輯狀態(tài)，為電路設(shè)計(jì)帶來(lái)了極大的方便，簡(jiǎn)化了版圖設(shè)計(jì)，降低了產(chǎn)品設(shè)計(jì)開發(fā)成本，減小了晶圓面積，同時(shí)提聞了電路的穩(wěn)定性。
[0049]在本實(shí)用新型的一個(gè)實(shí)施例中，如圖7所示，第一電壓處理單元101具體包括:第一PMOS管P1、第一 NMOS管N1、第二 PMOS管P2、第二 NMOS管N2、第三PMOS管P3和我第三NMOS 管 N3。
[0050]其中，第一 PMOS管Pl的源極與第一預(yù)設(shè)電壓的電源VCC相連；第一 NMOS管NI的源極與參考地VSS相連，第一 NMOS管NI的漏極與第一 PMOS管Pl的漏極相連，第一 NMOS管NI的柵極與第一節(jié)點(diǎn)IN相連；第二 PMOS管P2的源極與第二預(yù)設(shè)電壓的電源VP相連，第二 PMOS管P2的柵極與第一 PMOS管Pl的漏極相連；第二 NMOS管N2的源極與參考地VSS相連，第二 NMOS管N2的漏極與第二 PMOS管P2的漏極相連，第二 NMOS管N2的柵極與第二PMOS管P2的柵極相連；第三PMOS管P3的源極與第二預(yù)設(shè)電壓的電源VP相連，第三PMOS管P3的柵極與第二 PMOS管P2的漏極相連；第三NMOS管N3的源極與參考地VSS相連，第三NMOS管N3的漏極與第三PMOS管P3的漏極相連，第三NMOS管N3的柵極與第三PMOS管P3的柵極相連，第三NMOS管N3的漏極與第三PMOS管P3的漏極之間具有第二節(jié)點(diǎn)，第二節(jié)點(diǎn)作為端子電壓處理模塊10的第一輸出端15。
[0051]進(jìn)一步地，在本實(shí)用新型的一個(gè)實(shí)施例中，如圖7所示，第二電壓處理單元102具體包括:第四PMOS管P4、第四NMOS管N4、第五PMOS管P5和第五NMOS管N5。
[0052]其中，第四PMOS管P4的源極與第一預(yù)設(shè)電壓的電源VCC相連，第四PMOS管P4的柵極與第一節(jié)點(diǎn)IN相連；第四NMOS管N4的源極與參考地VSS相連，第四NMOS管N4的漏極與第四PMOS管P4的漏極相連；第五PMOS管P5的源極與第二預(yù)設(shè)電壓的電源VP相連，第五PMOS管P5的柵極與第四PMOS管P4的漏極相連；第五NMOS管N5源極與參考地VSS相連，第五NMOS管N5的漏極與第五PMOS管P5的漏極相連，第五NMOS管N5的柵極與第五PMOS管P5的柵極相連，第五NMOS管N5的漏極與第五PMOS管P5的漏極之間具有第三節(jié)點(diǎn)，第三節(jié)點(diǎn)作為端子電壓處理模塊10的第二輸出端16。
[0053]在本實(shí)用新型的一個(gè)實(shí)施例中，如圖7所示，端子電壓處理模塊10還包括:第六PMOS管P6、第七PMOS管P7、第六NMOS管N6、第七NMOS管N7和第八PMOS管P8。
[0054]其中，第六PMOS管P6的源極與第二預(yù)設(shè)電壓的電源VP相連，第六PMOS管P6的柵極與第六PMOS管P6的漏極相連后與偏置電源BIAS相連；第七PMOS管P7的源極與第二預(yù)設(shè)電壓的電源VP相連，第七PMOS管P7的柵極與偏置電源BIAS相連，第七PMOS管P7的漏極與第四NMOS管N4的柵極相連；第六NMOS管N6的漏極與第六NMOS管N6的柵極相連后與第七PMOS管P7的漏極相連，第六NMOS管N6的源極與參考地VSS相連；第七NMOS管N7的漏極與第一 PMOS管Pl的柵極相連，第七NMOS管N7的源極與參考地VSS相連，第七NMOS管N7的柵極與第六NMOS管N6的柵極相連；第八PMOS管P8的源極與第一預(yù)設(shè)電壓的電源VCC相連，第八PMOS管P8的柵極與第八PMOS管P8的漏極相連后與第一 PMOS管Pl的柵極相連。
[0055]在本實(shí)用新型的一個(gè)實(shí)施例中，如圖7所示，上拉恒流源31具體包括:第九PMOS管P9和第十PMOS管PlO。
[0056]其中，第九PMOS管P9的柵極與偏置電源BIAS相連，第九PMOS管P9的源極與第二預(yù)設(shè)電壓的電源VP相連；第十PMOS管PlO的柵極與第十PMOS管PlO的漏極相連后與第一節(jié)點(diǎn)IN相連，第十PMOS管PlO的源極與第九PMOS管P9的漏極相連。
[0057]在本實(shí)用新型的一個(gè)實(shí)施例中，如圖7所示，下拉恒流源32具體包括:第八NMOS
管N8。
[0058]其中，第八NMOS管N8的源極與參考地VSS相連，第八NMOS管N8的漏極與第一節(jié)點(diǎn)IN相連，第八NMOS管N8的柵極與第七NMOS管N7的柵極相連。
[0059]總體而言，P6、P7、P8、P1、P9為多個(gè)電流鏡像電路中的PMOS管，N6、N7、N8、N4為多個(gè)電流鏡像電路中的NMOS管，PlO為當(dāng)PAD為高電平時(shí)防止電流反灌的PMOS管，P4、P5、P2、P3為一級(jí)反相器和兩級(jí)反相器中的PMOS管，N1、N2、N5、N3為一級(jí)反相器和兩級(jí)反相器中的NMOS管。
[0060]具體來(lái)說(shuō)，根據(jù)圖7所示的電路原理圖，當(dāng)?shù)谝贿壿嬁刂贫俗覲AD懸空時(shí)，偏置電源BIAS輸出的偏置電流通過(guò)P6、P9的鏡像關(guān)系使得P9具有上拉能力，并通過(guò)N6、N4的鏡像關(guān)系使得NS具有下拉能力，這樣，通過(guò)調(diào)節(jié)P9和NS的個(gè)數(shù)，使得第一節(jié)點(diǎn)IN處于一個(gè)適當(dāng)?shù)闹虚g電平，該中間電平使得NI導(dǎo)通，經(jīng)過(guò)P2、N2、P3和N3構(gòu)成的兩級(jí)反相器后，第二節(jié)點(diǎn)處于低電平，即端子電壓處理模塊10的第一輸出端15輸出的第一邏輯信號(hào)A為低電平，同時(shí)，該中間電平使得P4導(dǎo)通，經(jīng)過(guò)P5和N5構(gòu)成的一級(jí)反相器后，第三節(jié)點(diǎn)處于低電平，即端子電壓處理模塊10的第二輸出端16輸出的第二邏輯信號(hào)B為低電平，由此,第一邏輯信號(hào)A和第二邏輯信號(hào)B經(jīng)過(guò)邏輯處理模塊20后最終得到00的邏輯狀態(tài)。
[0061]同理，當(dāng)?shù)谝贿壿嬁刂贫俗覲AD為高電平，即接第一預(yù)設(shè)電壓的電源VCC時(shí)，第一節(jié)點(diǎn)IN的電平為高電平，NI導(dǎo)通，P4關(guān)斷，由于NI的導(dǎo)通，P9的偏置電流上拉能力相比NI的導(dǎo)通不起作用，經(jīng)過(guò)P2、N2、P3和N3構(gòu)成的兩級(jí)反相器后，第二節(jié)點(diǎn)處于為低電平，即端子電壓處理模塊10的第一輸出端15輸出的第一邏輯信號(hào)A為低電平，同時(shí)，由于P4關(guān)斷，N4的偏置電流下拉能力起作用，經(jīng)過(guò)P5和N5構(gòu)成的一級(jí)反相器后，第三節(jié)點(diǎn)處于高電平，即端子電壓處理模塊10的第二輸出端16輸出的第二邏輯信號(hào)B為高電平，由此，第一邏輯信號(hào)A和第二邏輯信號(hào)B經(jīng)過(guò)邏輯處理模塊20后最終得到01的邏輯狀態(tài)。
[0062]同理，當(dāng)?shù)谝贿壿嬁刂贫俗覲AD為低電平，即接參考地VSS時(shí)，第一節(jié)點(diǎn)IN的電平為低電平，NI關(guān)斷，P4導(dǎo)通，由于NI關(guān)斷，P9的偏置電流上拉能力起作用，經(jīng)過(guò)P2、N2、P3和N3構(gòu)成的兩級(jí)反相器后，第二節(jié)點(diǎn)處于為高電平，即端子電壓處理模塊10的第一輸出端15輸出的第一邏輯信號(hào)A為高電平，同時(shí)，由于P4導(dǎo)通，N4的偏置電流下拉能力相比P4的上拉能力不起作用，經(jīng)過(guò)P5和N5構(gòu)成的一級(jí)反相器后，第三節(jié)點(diǎn)處于低電平，即端子電壓處理模塊10的第二輸出端16輸出的第二邏輯信號(hào)B為低電平，由此，第一邏輯信號(hào)A和第二邏輯信號(hào)B經(jīng)過(guò)邏輯處理模塊20后最終得到10的邏輯狀態(tài)。
[0063]另外，需要說(shuō)明的是，當(dāng)?shù)谝贿壿嬁刂贫俗覲AD懸空時(shí)，第一節(jié)點(diǎn)IN的電平需保證大于NI的閾值電壓，同時(shí)第一預(yù)設(shè)電壓的電源VCC與第一節(jié)點(diǎn)IN之間的電壓差需保證大于P4的閾值電壓。
[0064]此外，本實(shí)用新型實(shí)施例中的上拉恒流源31和下拉恒流源32為簡(jiǎn)單電流鏡，但不限于此簡(jiǎn)單上拉和下拉電路，還可以為更復(fù)雜的上拉和下拉電路。
[0065]根據(jù)本實(shí)用新型提出的邏輯狀態(tài)產(chǎn)生電路，端子電壓處理模塊對(duì)通過(guò)第一邏輯控制端子輸入的模擬信號(hào)進(jìn)行處理以通過(guò)第一輸出端輸出第一邏輯信號(hào)，并通過(guò)第二輸出端輸出第二邏輯信號(hào)，邏輯處理模塊對(duì)第一邏輯信號(hào)和第二邏輯信號(hào)進(jìn)行邏輯處理以輸出多種邏輯狀態(tài)。由此，該邏輯狀態(tài)產(chǎn)生電路能夠通過(guò)單個(gè)邏輯控制端子即可簡(jiǎn)單實(shí)現(xiàn)多種邏輯狀態(tài)，單個(gè)邏輯控制端子使得晶圓面積大大減少了，同時(shí)端子保護(hù)用的結(jié)構(gòu)也減少，從而為電路設(shè)計(jì)帶來(lái)了極大的方便，簡(jiǎn)化了版圖設(shè)計(jì)，降低了產(chǎn)品設(shè)計(jì)開發(fā)成本，并且邏輯控制端子的減少，外部引入的不穩(wěn)定因素也減少，提高了電路的穩(wěn)定性。
[0066]在本說(shuō)明書的描述中，參考術(shù)語(yǔ)“一個(gè)實(shí)施例”、“一些實(shí)施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結(jié)合該實(shí)施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)包含于本實(shí)用新型的至少一個(gè)實(shí)施例或示例中。在本說(shuō)明書中，對(duì)上述術(shù)語(yǔ)的示意性表述不一定指的是相同的實(shí)施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)可以在任何的一個(gè)或多個(gè)實(shí)施例或示例中以合適的方式結(jié)合。
[0067]盡管已經(jīng)示出和描述了本實(shí)用新型的實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本實(shí)用新型的原理和精神的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本實(shí)用新型的范圍由所附權(quán)利要求及其等同限定。
【權(quán)利要求】
1.一種邏輯狀態(tài)產(chǎn)生電路，其特征在于，包括: 第一邏輯控制端子； 保護(hù)電阻，所述保護(hù)電阻的一端與所述第一邏輯控制端子相連； 端子電壓處理模塊，所述端子電壓處理模塊包括第一電源端、第二電源端、偏置電源端、信號(hào)輸入端以及第一輸出端和第二輸出端，所述端子電壓處理模塊的信號(hào)輸入端與所述保護(hù)電阻的另一端相連，所述第一電源端與第一預(yù)設(shè)電壓的電源相連，所述第二電源端與第二預(yù)設(shè)電壓的電源相連，所述偏置電源端與偏置電源相連，所述端子電壓處理模塊對(duì)通過(guò)所述第一邏輯控制端子輸入的模擬信號(hào)進(jìn)行處理以通過(guò)所述第一輸出端輸出第一邏輯信號(hào)，并通過(guò)所述第二輸出端輸出第二邏輯信號(hào)； 邏輯處理模塊，所述邏輯處理模塊與所述第一輸出端、第二輸出端和所述偏置電源分別相連，所述邏輯處理模塊對(duì)所述第一邏輯信號(hào)和第二邏輯信號(hào)進(jìn)行邏輯處理以輸出多種邏輯狀態(tài)。
2.如權(quán)利要求1所述的邏輯狀態(tài)產(chǎn)生電路，其特征在于，還包括: 電源轉(zhuǎn)換模塊，所述電源轉(zhuǎn)換模塊與所述第一預(yù)設(shè)電壓的電源相連，所述電源轉(zhuǎn)換模塊將所述第一預(yù)設(shè)電壓的電源轉(zhuǎn)換為所述第二預(yù)設(shè)電壓的電源和所述偏置電源。
3.如權(quán)利要求1或2所述的邏輯狀態(tài)產(chǎn)生電路，其特征在于，所述端子電壓處理模塊包括: 上拉恒流源和下拉恒流源，所述上拉恒流源的正向端與所述下拉恒流源的正向端相連，所述上拉恒流源的負(fù)向端與所述第二預(yù)設(shè)電壓的電源相連，所述下拉恒流源的負(fù)向端與參考地相連，所述上拉恒流源的正向端與所述下拉恒流源的正向端之間具有第一節(jié)點(diǎn)，所述第一節(jié)點(diǎn)與所述保護(hù)電阻的另一端相連； 第一電壓處理單元，所述第一電壓處理單元與所述第一節(jié)點(diǎn)相連，所述第一電壓處理單元輸出所述第一邏輯信號(hào)； 第二電壓處理單元，所述第二電壓處理單元與所述第一節(jié)點(diǎn)相連，所述第二電壓處理單元輸出所述第二邏輯信號(hào)。
4.如權(quán)利要求3所述的邏輯狀態(tài)產(chǎn)生電路，其特征在于，所述第一電壓處理單元具體包括: 第一 PMOS管，所述第一 PMOS管的源極與所述第一預(yù)設(shè)電壓的電源相連； 第一 NMOS管，所述第一 NMOS管的源極與所述參考地相連，所述第一 NMOS管的漏極與所述第一 PMOS管的漏極相連，所述第一 NMOS管的柵極與所述第一節(jié)點(diǎn)相連； 第二 PMOS管，所述第二 PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第二 PMOS管的柵極與所述第一 PMOS管的漏極相連； 第二 NMOS管，所述第二 NMOS管的源極與所述參考地相連，所述第二 NMOS管的漏極與所述第二 PMOS管的漏極相連，所述第二 NMOS管的柵極與所述第二 PMOS管的柵極相連；第三PMOS管，所述第三PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第三PMOS管的柵極與所述第二 PMOS管的漏極相連； 第三NMOS管，所述第三NMOS管的源極與所述參考地相連，所述第三NMOS管的漏極與所述第三PMOS管的漏極相連，所述第三NMOS管的柵極與所述第三PMOS管的柵極相連，所述第三NMOS管的漏極與所述第三PMOS管的漏極之間具有第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)作為所述端子電壓處理模塊的第一輸出端。
5.如權(quán)利要求4所述的邏輯狀態(tài)產(chǎn)生電路，其特征在于，所述第二電壓處理單元具體包括: 第四PMOS管，所述第四PMOS管的源極與所述第一預(yù)設(shè)電壓的電源相連，所述第四PMOS管的柵極與所述第一節(jié)點(diǎn)相連； 第四NMOS管，所述第四NMOS管的源極與所述參考地相連，所述第四NMOS管的漏極與所述第四PMOS管的漏極相連； 第五PMOS管，所述第五PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第五PMOS管的柵極與所述第四PMOS管的漏極相連； 第五NMOS管，所述第五NMOS管的源極與所述參考地相連，所述第五NMOS管的漏極與所述第五PMOS管的漏極相連，所述第五NMOS管的柵極與所述第五PMOS管的柵極相連，所述第五NMOS管的漏極與所述第五PMOS管的漏極之間具有第三節(jié)點(diǎn)，所述第三節(jié)點(diǎn)作為所述端子電壓處理模塊的第二輸出端。
6.如權(quán)利要求5所述的邏輯狀態(tài)產(chǎn)生電路，其特征在于，所述端子電壓處理模塊還包括: 第六PMOS管，所述第六PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第六PMOS管的柵極與所述第六PMOS管的漏極相連后與所述偏置電源相連； 第七PMOS管，所述第七PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連，所述第七PMOS管的柵極與所述偏置電源相連，所述第七PMOS管的漏極與所述第四NMOS管的柵極相連；第六NMOS管，所述第六NMOS管的漏極與所述第六NMOS管的柵極相連后與第七PMOS管的漏極相連，所述第六NMOS管的源極與所述參考地相連； 第七NMOS管，所述第七NMOS管的漏極與第一 PMOS管的柵極相連，所述第七NMOS管的源極與所述參考地相連，所述第七NMOS管的柵極與所述第六NMOS管的柵極相連； 第八PMOS管，所述第八PMOS管的源極與所述第一預(yù)設(shè)電壓的電源相連，所述第八PMOS管的柵極與所述第八PMOS管的漏極相連后與所述第一 PMOS管的柵極相連。
7.如權(quán)利要求6所述的邏輯狀態(tài)產(chǎn)生電路，其特征在于，所述上拉恒流源具體包括: 第九PMOS管，所述第九PMOS管的柵極與所述偏置電源相連，所述第九PMOS管的源極與所述第二預(yù)設(shè)電壓的電源相連； 第十PMOS管，所述第十PMOS管的柵極與所述第十PMOS管的漏極相連后與所述第一節(jié)點(diǎn)相連，所述第十PMOS管的源極與所述第九PMOS管的漏極相連。
8.如權(quán)利要求6所述的邏輯狀態(tài)產(chǎn)生電路，其特征在于，所述下拉恒流源具體包括: 第八NMOS管，所述第八NMOS管的源極與所述參考地相連，所述第八NMOS管的漏極與所述第一節(jié)點(diǎn)相連，所述第八NMOS管的柵極與所述第七NMOS管的柵極相連。
【文檔編號(hào)】H03K19/094GK204013479SQ201420324289
【公開日】2014年12月10日 申請(qǐng)日期:2014年6月17日 優(yōu)先權(quán)日:2014年6月17日
【發(fā)明者】王小平, 白青剛 申請(qǐng)人:比亞迪股份有限公司