用于采用異步初始化的多寄存器的共用邏輯的制作方法
【專利摘要】提供了一種盡管寄存器不具有異步輸入仍使得寄存器能夠提供同步初始化能力和異步能力的控制電路。
【專利說(shuō)明】
用于采用異步初始化的多寄存器的共用邏輯
技術(shù)領(lǐng)域
[0001]本發(fā)明通常涉及寄存器，并且更特別地涉及從控制電路接收門控時(shí)鐘和控制信號(hào)的控制電路和對(duì)應(yīng)的寄存器陣列。
【背景技術(shù)】
[0002]對(duì)于寄存器的芯片面積需求取決于它們的復(fù)雜性。如果寄存器相對(duì)簡(jiǎn)單，其可以采用較少晶體管構(gòu)造并且因此需要較少芯片空間。另一方面，用戶可以從寄存器要求更多功能，諸如時(shí)鐘使能(CE)、同步置位/復(fù)位以及異步置位/復(fù)位能力。傳統(tǒng)地使用相對(duì)較大數(shù)目的晶體管向寄存器提供該功能的充足集合。但是得到的設(shè)計(jì)繼而后經(jīng)受密度損失。此外，傳統(tǒng)的寄存器通過(guò)將其寄存的輸出信號(hào)循環(huán)用作隨后響應(yīng)于時(shí)鐘而寄存的輸入信號(hào)從而實(shí)施時(shí)鐘使能功能。當(dāng)去確立時(shí)鐘使能信號(hào)時(shí)寄存器因此根據(jù)時(shí)鐘事件而循環(huán)，這浪費(fèi)了電能。
[0003]因此，在本領(lǐng)域需要更穩(wěn)健的寄存器體系結(jié)構(gòu)，其采用增大的密度和低功耗而提供了全套控制。
【附圖說(shuō)明】
[0004]圖1A示出了根據(jù)本公開(kāi)的一個(gè)實(shí)施例的控制電路和對(duì)應(yīng)的寄存器陣列。
[0005]圖1B是來(lái)自圖1A中寄存器陣列的寄存器的框圖。
[0006]圖2是對(duì)于圖1A的控制電路的電路圖。
[0007]圖3是對(duì)于圖1B的寄存器的電路圖。
[0008]圖4是根據(jù)本公開(kāi)實(shí)施例的控制電路和對(duì)應(yīng)寄存器的多路復(fù)用系統(tǒng)的框圖。
[0009]通過(guò)參照以下詳細(xì)說(shuō)明書(shū)最佳地理解本公開(kāi)的實(shí)施例和它們的優(yōu)點(diǎn)。應(yīng)該知曉，相同的附圖標(biāo)記用于標(biāo)識(shí)在一個(gè)或多個(gè)附圖中示出的相同元件。
【具體實(shí)施方式】
[0010]現(xiàn)在將詳細(xì)參照本發(fā)明的一個(gè)或多個(gè)實(shí)施例。盡管將參照這些實(shí)施例描述本發(fā)明，應(yīng)該理解的是本發(fā)明不限于任何特定實(shí)施例。相反地，本發(fā)明包括可以落入所附權(quán)利要求精神和范圍內(nèi)的備選例、修改例和等價(jià)形式。此外，在以下說(shuō)明書(shū)中，闡述多個(gè)特定細(xì)節(jié)以提供本發(fā)明的全面理解。可以不采用這些特定細(xì)節(jié)的一些或全部而實(shí)施本發(fā)明。在其他情形中，尚未詳細(xì)描述已知的結(jié)構(gòu)和操作原理以避免模糊本發(fā)明。
[0011]為了提高密度，提供了一種驅(qū)動(dòng)控制信號(hào)的集合至寄存器群組的控制電路。因此由對(duì)應(yīng)的寄存器群組共用控制信號(hào)。以該方式，跨寄存器群組地分?jǐn)偭藢?duì)于控制電路的芯片面積需求?？梢砸虼撕?jiǎn)化每個(gè)寄存器，并且每個(gè)寄存器要求較少芯片面積，使得不論對(duì)于控制電路的芯片面積要求，與傳統(tǒng)寄存器體系結(jié)構(gòu)相比都改進(jìn)了由控制電路和對(duì)應(yīng)的寄存器群組所形成系統(tǒng)的整體密度。
[0012]關(guān)于其功能，每個(gè)寄存器被配置為僅具有同步置位/復(fù)位能力。因此沒(méi)有去往寄存器的時(shí)鐘使能輸入，寄存器也不包括異步置位/復(fù)位控制信號(hào)輸入。每個(gè)寄存器包括主鎖存器和從鎖存器。當(dāng)其位于寄存器的數(shù)據(jù)輸入和從鎖存器之間時(shí)，主鎖存器認(rèn)為是“主”的。從鎖存器可以因此僅鎖存來(lái)自對(duì)應(yīng)的主鎖存器的輸出信號(hào)。相反地，主鎖存器可以鎖存去往寄存器的數(shù)據(jù)輸入信號(hào)以便于隨后向其從鎖存器提供輸出信號(hào)。響應(yīng)于接收系統(tǒng)時(shí)鐘輸入，控制電路向寄存器和從鎖存器提供主時(shí)鐘。為了有利地節(jié)省電能，控制電路通過(guò)響應(yīng)于接收到去確立時(shí)鐘使能信號(hào)而選通主時(shí)鐘和從時(shí)鐘從而實(shí)施時(shí)鐘使能功能。
[0013]當(dāng)去確立時(shí)鐘使能信號(hào)時(shí)，控制信號(hào)阻止主和從時(shí)鐘循環(huán)，使得寄存器不浪費(fèi)電能。相反地，傳統(tǒng)時(shí)鐘被配置為使能寄存器以通過(guò)將其寄存的輸出信號(hào)再循環(huán)作為響應(yīng)于主和從時(shí)鐘再寄存的數(shù)據(jù)輸入信號(hào)而實(shí)施時(shí)鐘使能功能。在傳統(tǒng)時(shí)鐘使能寄存器中得到的傳輸門的導(dǎo)通和關(guān)斷消耗了保存在此處所公開(kāi)寄存器中的電能。相反地，當(dāng)由控制電路響應(yīng)于時(shí)鐘使能信號(hào)的去確立而選通它們的主和從時(shí)鐘時(shí)，在此所公開(kāi)的寄存器并未浪費(fèi)電會(huì)K。
[0014]控制電路響應(yīng)于接收到輸入初始化信號(hào)而產(chǎn)生雙模式初始化信號(hào)。如在此所使用的那樣，“初始化”是涉及對(duì)相關(guān)聯(lián)寄存器的置位或復(fù)位操作的一般術(shù)語(yǔ)。在此將進(jìn)一步解釋說(shuō)明寄存器在初始化操作中是否執(zhí)行置位或復(fù)位?？刂齐娐肥强膳渲玫?，諸如響應(yīng)于配置位信號(hào)，使得雙模式初始化信號(hào)對(duì)應(yīng)于同步初始化信號(hào)或異步初始化信號(hào)。如果控制電路被配置用于同步初始化以使得雙模式初始化信號(hào)對(duì)應(yīng)于同步初始化信號(hào)，則控制電路繼續(xù)允許主和從時(shí)鐘響應(yīng)于系統(tǒng)時(shí)鐘的循環(huán)而循環(huán)。取決于寄存器是否配置以響應(yīng)于雙模式初始化信號(hào)的確立而置位或復(fù)位，寄存器將隨后響應(yīng)于主和從時(shí)鐘周期而置位或復(fù)位。就此而言，主鎖存器在系統(tǒng)時(shí)鐘周期的第一半中置位(或復(fù)位)，并且從鎖存器在系統(tǒng)時(shí)鐘周期的第二半中置位(或復(fù)位)。該復(fù)位或置位類似于數(shù)據(jù)位的寄存之處在于:該寄存也首先發(fā)生在主鎖存器中，隨后發(fā)生在從鎖存器中。換言之，主時(shí)鐘循環(huán)為低，以使得主鎖存器是透明的。在此時(shí)，從時(shí)鐘循環(huán)為高，以使得從鎖存器關(guān)斷。主時(shí)鐘隨后循環(huán)為高，而從時(shí)鐘循環(huán)為低。主鎖存器隨后關(guān)斷，而從鎖存器開(kāi)啟以當(dāng)主鎖存器透明(開(kāi)啟)時(shí)鎖存由主鎖存器鎖存的無(wú)論什么碼位。
[0015]但是該先主后從的寄存并未發(fā)生在異步初始化中，因?yàn)楦鶕?jù)定義寄存器的異步初始化與主時(shí)鐘或從時(shí)鐘沒(méi)有關(guān)系。但是如之前所述，與控制電路相關(guān)聯(lián)的寄存器僅具有同步初始化能力。這是有利的，因?yàn)榧拇嫫饕虼讼鄬?duì)簡(jiǎn)單和需要較少芯片空間。但是用戶可以需要異步初始化能力。為了滿足該需要而同時(shí)有利地保存芯片空間，控制電路(在異步初始化模式中)通過(guò)響應(yīng)于輸入初始化信號(hào)的確立而異步地確立主和從時(shí)鐘從而“欺騙” 了同步寄存器。換言之，在控制器響應(yīng)于輸入初始化信號(hào)的確立而確立雙模式初始化信號(hào)的同時(shí)，其均確立主和從時(shí)鐘，使得主和從鎖存器均開(kāi)啟。當(dāng)控制電路配置用于異步初始化時(shí)寄存器將因此響應(yīng)于雙模式初始化信號(hào)的確立而異步地置位或復(fù)位(取決于它們的配置)。此夕卜?？刂齐娐繁慌渲脼槿绻诋惒交蛲讲僮髂Ｊ较麓_立初始化信號(hào)則“忽略(override)”時(shí)鐘使能信號(hào)。例如，假設(shè)當(dāng)控制電路配置用于同步初始化時(shí)去確立了時(shí)鐘使能信號(hào)但是確立了輸入初始化信號(hào)?？刂齐娐穼㈦S后循環(huán)主和從時(shí)鐘而不論去確立了時(shí)鐘使能信號(hào)。類似的，控制電路將響應(yīng)于確立了輸入初始化信號(hào)而均確立主時(shí)鐘和從時(shí)鐘，而此時(shí)控制電路配置用于異步初始化，即使去確立了時(shí)鐘使能信號(hào)。
[0016]如在此使用的那樣，當(dāng)它們處于開(kāi)啟對(duì)應(yīng)的主或從鎖存器的二元狀態(tài)時(shí)，主時(shí)鐘和從時(shí)鐘可以稱作“被確立”。在以下實(shí)施例中，該二元狀態(tài)是邏輯低狀態(tài)(接地)。但是在備選實(shí)施例中，可以配置主和從鎖存器以響應(yīng)于邏輯高狀態(tài)(電力軌電壓)而對(duì)于來(lái)自控制電路的對(duì)應(yīng)主/從時(shí)鐘為透明。類似地，當(dāng)其在觸發(fā)了使能主和從時(shí)鐘的二元狀態(tài)時(shí)，時(shí)鐘使能信號(hào)認(rèn)為“被確立”。以下討論涉及其中該二元狀態(tài)是邏輯高狀態(tài)的實(shí)施例，但是備選實(shí)施例可以配置用于響應(yīng)于邏輯低狀態(tài)而觸發(fā)時(shí)鐘使能。此外，當(dāng)它們?cè)趯?duì)應(yīng)于寄存器初始化觸發(fā)的二元狀態(tài)時(shí)初始化輸入信號(hào)和雙模式初始化信號(hào)也認(rèn)為“被確立” O以下討論也將假設(shè)該二元狀態(tài)對(duì)應(yīng)于邏輯高狀態(tài)，但是可以構(gòu)造備選實(shí)施例，其中邏輯低狀態(tài)將表示輸入初始化和雙模式初始化信號(hào)的確立。
[0017]現(xiàn)在參照附圖，在圖1A中示出了示例性的控制電路105和對(duì)應(yīng)的寄存器100。如上所述，每個(gè)寄存器100并不具有時(shí)鐘使能信號(hào)輸入，也并不具有異步初始化輸出。但是可以通過(guò)每個(gè)寄存器100從控制電路105接收到的控制信號(hào)而實(shí)現(xiàn)時(shí)鐘使能功能和異步初始化功能，控制信號(hào)為主時(shí)鐘(CLKA)、從時(shí)鐘(CLKBN)、和雙模式初始化信號(hào)(INITS)?？刂菩盘?hào)105響應(yīng)于時(shí)鐘使能信號(hào)(CE)、系統(tǒng)時(shí)鐘(CLK)和輸入初始化信號(hào)(INIT)產(chǎn)生這些輸出信號(hào)。如圖1B中所不，每個(gè)寄存器100包括將主時(shí)鐘反相成補(bǔ)碼主時(shí)鐘(c Ikan)的反相器130。寄存器核心110因此均接收主時(shí)鐘和補(bǔ)碼主時(shí)鐘。類似的，寄存器100也包括將從時(shí)鐘反相成補(bǔ)碼從時(shí)鐘(clkb)的反相器125。寄存器核心110因此均接收從時(shí)鐘和補(bǔ)碼從時(shí)鐘。最后，寄存器100也包括用于將來(lái)自控制電路105的雙模式初始化信號(hào)反相為補(bǔ)碼雙模式初始化信號(hào)(initn)的反相器120。寄存器核心110因此均接收雙模式初始化信號(hào)及其補(bǔ)碼。可以理解，可以由多于一個(gè)寄存器核心110共用反相器130、125和120的輸出以提高密度。
[0018]圖2中示出了對(duì)于控制電路105的更詳細(xì)電路圖。控制電路105被配置為對(duì)于配置信號(hào)(async)做出響應(yīng)。如果控制電路105包含在諸如現(xiàn)場(chǎng)可編程門陣列(FPGA)之類的可編程邏輯器件中，可以隨后通過(guò)在用于配置裝置的配置數(shù)據(jù)中的對(duì)應(yīng)碼位而配置async?？刂齐娐?05包括反相asynch配置信號(hào)以產(chǎn)生同步(sync)信號(hào)的反相器u3。如果asynch信號(hào)接地(邏輯低)，控制電路105因此配置用于同步初始化，應(yīng)該確立輸入初始化信號(hào)，因?yàn)閟ync信號(hào)將是邏輯高。備選地，如果asynch信號(hào)確立為邏輯高狀態(tài)并且確立了輸入初始化信號(hào)，則控制電路105被配置用于異步初始化。
[0019]假設(shè)當(dāng)確立了時(shí)鐘使能信號(hào)時(shí)并未確立輸入初始化信號(hào)。在由系統(tǒng)時(shí)鐘控制以當(dāng)系統(tǒng)時(shí)鐘低時(shí)導(dǎo)通的傳輸門Ul處接收時(shí)鐘使能信號(hào)。就此而言，控制電路105包括反相系統(tǒng)時(shí)鐘以產(chǎn)生也控制傳輸門Ul的反相系統(tǒng)時(shí)鐘(clkn)的反相器uO。反相器u6反相用于輸入初始化信號(hào)(init)的低狀態(tài)以產(chǎn)生輸入初始化信號(hào)的反相版本，其中去確立的輸入初始化信號(hào)導(dǎo)通傳輸門u4。時(shí)鐘使能信號(hào)可以隨后穿過(guò)傳輸門Ul和u4以進(jìn)入由交叉耦合的反相器Ul I和PMOS晶體管u7和NMOS晶體管UlO所形成分開(kāi)式(divided)反相器所形成的感測(cè)使能鎖存器。當(dāng)系統(tǒng)時(shí)鐘為低時(shí)用于感測(cè)使能鎖存器的該分開(kāi)式反相器關(guān)斷，因?yàn)橄到y(tǒng)時(shí)鐘驅(qū)動(dòng)耦合在接地和NMOS晶體管u 1之間的NMOS晶體管u9的柵極。類似的，使其柵極由反相系統(tǒng)時(shí)鐘控制的PMOS晶體管u8耦合至PMOS晶體管u7。以該方式，當(dāng)系統(tǒng)時(shí)鐘為低時(shí)感測(cè)使能鎖存器是透明的(開(kāi)啟)，并且當(dāng)系統(tǒng)時(shí)鐘循環(huán)為高(去往用于電源軌的電壓)時(shí)關(guān)閉。感測(cè)使能鎖存器中的反相器ull反相了鎖存的感測(cè)使能信號(hào)，其與時(shí)鐘使能信號(hào)一起控制了將系統(tǒng)時(shí)鐘耦合至內(nèi)部時(shí)鐘節(jié)點(diǎn)(clki)的傳輸門ul2。與此同時(shí)，輸入初始化信號(hào)的低狀態(tài)促使來(lái)自NAND門u2的輸出信號(hào)為高，這繼而導(dǎo)通NMOS晶體管ul6并結(jié)合反相器u20的動(dòng)作而關(guān)斷傳輸門ul8。盡管晶體管ul6導(dǎo)通，其無(wú)法將內(nèi)部時(shí)鐘節(jié)點(diǎn)clki放電至接地，這是因?yàn)閬?lái)自反相器u11的低輸出所關(guān)斷的干擾的匪OS晶體管u15。來(lái)自NAND門u2的高輸出使得另一NAND門u21用作反相器并且反相了在clki節(jié)點(diǎn)上承載的系統(tǒng)時(shí)鐘。NAND門u21輸出信號(hào)接著由另一反相器u23反相以形成主時(shí)鐘(clkA)。在此時(shí)由于由反相器u22反相了clki節(jié)點(diǎn)所承載系統(tǒng)時(shí)鐘，從時(shí)鐘(clkbn)與主時(shí)鐘180度異相。
[0020]感測(cè)使能鎖存器恰好在系統(tǒng)時(shí)鐘變高之前鎖存，而無(wú)論時(shí)鐘使能信號(hào)處于什么狀態(tài)。如果時(shí)鐘使能信號(hào)在該時(shí)刻為低，傳輸門ul2將因此關(guān)斷，而晶體管ul5導(dǎo)通，使得內(nèi)部時(shí)鐘節(jié)點(diǎn)clki通過(guò)晶體管ul5和ul6接地。主時(shí)鐘隨后被促使為低，并且從時(shí)鐘被驅(qū)動(dòng)為高，使得可以阻止主和從時(shí)鐘響應(yīng)于系統(tǒng)時(shí)鐘循環(huán)而循環(huán)。如果隨后確立了時(shí)鐘使能信號(hào)，其將在時(shí)鐘的下一個(gè)上升沿鎖存。
[0021 ]隨著輸入初始化信號(hào)為低，來(lái)自反相器u6的高輸出信號(hào)迫使NAND門ul9關(guān)于由反相器ul3和ul4的串聯(lián)組合所形成的延遲鏈的輸出而用作反相器。延遲鏈延遲了來(lái)自NAND門u2的高輸出信號(hào)，使得來(lái)自延遲鏈的輸出最終被驅(qū)動(dòng)為高。因?yàn)槿ネ鵑AND門u 19的輸入在該時(shí)刻均為高，因此其輸出信號(hào)變低。該來(lái)自NAND門ul9的輸出形成了用于圖1a寄存器100的雙模式初始化信號(hào)(INITS)。因此，當(dāng)輸入初始化信號(hào)為低時(shí)，雙模式初始化信號(hào)也將為低?？梢詤⒄?qǐng)D3的電路圖更詳細(xì)地理解得到的對(duì)于示例性寄存器核心110的影響。對(duì)于雙模式初始化信號(hào)的低狀態(tài)與對(duì)于反相雙模式初始化信號(hào)(initn)的對(duì)應(yīng)高狀態(tài)一起導(dǎo)通了傳輸門320以允許數(shù)據(jù)輸入信號(hào)d傳播至傳輸門325，傳輸門325被配置用于當(dāng)主時(shí)鐘(clka)為低時(shí)導(dǎo)通。由交叉耦合的反相器330和PMOS晶體管350和匪OS晶體管335所形成的分開(kāi)式反相器而形成了主鎖存器。PMOS晶體管350通過(guò)具有由反相主時(shí)鐘控制柵極的PMOS晶體管345并通過(guò)具有由主時(shí)鐘控制柵極的NMOS晶體管340而耦合至NMOS晶體管335。當(dāng)主時(shí)鐘為低時(shí)主鎖存器將因此開(kāi)啟(透明)，并且當(dāng)主時(shí)鐘為高時(shí)將關(guān)閉。
[0022]由交叉耦合的反相器360與由PMOS晶體管370和NMOS晶體管385形成的分開(kāi)式反相器而形成從鎖存器。PMOS晶體管370通過(guò)具有由反相從時(shí)鐘(clkb)控制柵極的PMOS晶體管375和具有由從時(shí)鐘(clkbn)控制柵極的匪OS晶體管380的串聯(lián)組合而耦合至匪OS晶體管385 ο來(lái)自主鎖存器的鎖存輸出(來(lái)自反相器330的輸出)通過(guò)傳輸門335而親合至從鎖存器的輸入端，傳輸門335被配置用于當(dāng)從時(shí)鐘為低時(shí)導(dǎo)通。當(dāng)從時(shí)鐘為低時(shí)從鎖存器因此開(kāi)啟。相反地，當(dāng)從時(shí)鐘為高時(shí)從鎖存器關(guān)閉。如關(guān)于控制電路105之前所述，當(dāng)確立了時(shí)鐘使能信號(hào)并且輸入初始化信號(hào)為低時(shí)，主時(shí)鐘與系統(tǒng)時(shí)鐘同相，而從時(shí)鐘與系統(tǒng)時(shí)鐘180度異相。當(dāng)系統(tǒng)時(shí)鐘變低時(shí)，主鎖存器隨后將接收數(shù)據(jù)輸入，當(dāng)系統(tǒng)時(shí)鐘循環(huán)變高時(shí)其接著由從鎖存器鎖存。相反地，如果均確立了時(shí)鐘使能和輸入初始化信號(hào)，當(dāng)從鎖存器關(guān)閉時(shí)促使主鎖存器開(kāi)啟以便于保持其之前的狀態(tài)。與此同時(shí)，鎖存器核心110中傳輸門320關(guān)斷以防止主鎖存器狀態(tài)的任何改變。當(dāng)時(shí)鐘使能信號(hào)為低(被去確立)時(shí)主和從時(shí)鐘的靜態(tài)狀態(tài)對(duì)于節(jié)省寄存器100中電能是相當(dāng)有利的。此外，寄存器100實(shí)現(xiàn)了時(shí)鐘使能功能，盡管不具有時(shí)鐘使能輸入，這增大了密度。
[0023]現(xiàn)在參照?qǐng)D2，輸入初始化信號(hào)的確立驅(qū)動(dòng)反相器u6的輸出為低并且促使NAND門u2用作關(guān)于async配置信號(hào)輸入的反相器。NAND門u2的輸出將隨后等于sync信號(hào)。如果配置控制電路105用于同步初始化以使得sync信號(hào)為邏輯高，則當(dāng)傳輸門18關(guān)斷時(shí)晶體管ul6導(dǎo)通。來(lái)自NAND門u2的高輸出隨后通過(guò)由反相器ul3和ul4形成的延遲鏈而傳播以最終驅(qū)動(dòng)NAND門ul9的輸入為高。但是輸入初始化信號(hào)的高數(shù)值導(dǎo)致反相器u6驅(qū)動(dòng)邏輯低輸出至NAND門u19，其接著隨后驅(qū)動(dòng)其輸出信號(hào)為高而不論延遲鏈輸出。輸入初始化信號(hào)的確立因此導(dǎo)致確立雙模式初始化信號(hào)。但是時(shí)鐘使能信號(hào)的狀態(tài)變得與高的輸入初始化信號(hào)不相關(guān)，因?yàn)閭鬏旈Tu4關(guān)斷。與此同時(shí)，傳輸門u5導(dǎo)通以允許確立的sync信號(hào)以導(dǎo)通傳輸門ul2。接著，系統(tǒng)時(shí)鐘可以隨后驅(qū)動(dòng)內(nèi)部時(shí)鐘節(jié)點(diǎn)clki。該節(jié)點(diǎn)并未放電，因?yàn)榉聪嗥鱱ll將確立的sync信號(hào)反相以關(guān)斷晶體管ul5。主和從時(shí)鐘隨后如關(guān)于時(shí)鐘使能模式所述而響應(yīng)于系統(tǒng)時(shí)鐘而循環(huán)。
[0024]如圖3中所示，寄存器核心110的傳輸門320響應(yīng)于變高的雙模式初始化信號(hào)而關(guān)斷，這阻擋了數(shù)據(jù)輸入信號(hào)穿過(guò)傳輸門320。寄存器核心110配置用于響應(yīng)于由反相器(未示出)反相的預(yù)載配置信號(hào)(preload)做出響應(yīng)以形成補(bǔ)碼預(yù)載配置信號(hào)preloadn。如果確立預(yù)載配置信號(hào)，則傳輸門310導(dǎo)通以允許預(yù)載信號(hào)(prld)傳遞至傳輸門315，傳輸門315接著通過(guò)雙模式初始化信號(hào)的確立而導(dǎo)通傳輸門315。預(yù)載信號(hào)隨后傳播至當(dāng)主時(shí)鐘為低時(shí)導(dǎo)通的傳輸門325。隨后如關(guān)于時(shí)鐘使能模式中數(shù)據(jù)輸入信號(hào)的鎖存所述在主和從鎖存器中鎖存預(yù)載信號(hào)。如果當(dāng)確立雙模式初始化信號(hào)時(shí)預(yù)載信號(hào)邏輯為高，則因此置位寄存器100。相反地，當(dāng)預(yù)載信號(hào)為邏輯低并且確立了雙模式初始化信號(hào)時(shí)復(fù)位寄存器100。如果在同步初始化操作中預(yù)載配置信號(hào)為低，則當(dāng)傳輸門305導(dǎo)通時(shí)傳輸門310關(guān)斷。由反相器300反相配置信號(hào)stn以形成初始化信號(hào)st，其隨后通過(guò)傳輸門315傳播以因此置位或復(fù)位鎖存器。在可編程邏輯的實(shí)施例中，預(yù)載信號(hào)可以是在可編程邏輯器件操作期間產(chǎn)生的動(dòng)態(tài)信號(hào)，而替代地可以在配置期間編程配置信號(hào)stn和預(yù)載配置信號(hào)并且因此在操作期間保持靜態(tài)不變。
[0025]再次參照?qǐng)D2，當(dāng)輸入初始化信號(hào)為高并且async配置信號(hào)也為高時(shí)發(fā)生異步初始化。來(lái)自NAND門u2的輸出信號(hào)隨后將變低，這關(guān)斷了晶體管ul6并且導(dǎo)通傳輸門ul8。對(duì)于來(lái)自NAND門u2的輸出的低數(shù)值隨后將通過(guò)延遲鏈傳播并且由反相器ul7反相以驅(qū)動(dòng)內(nèi)部時(shí)鐘節(jié)點(diǎn)c I ki為高。從時(shí)鐘因此被驅(qū)動(dòng)為低。來(lái)自NAND門u2輸出的低數(shù)值也促使NAND門u21的輸出變高，使得主時(shí)鐘被驅(qū)動(dòng)為低。如圖3中所示，隨后響應(yīng)于主和從時(shí)鐘的該異步接地而促使主鎖存器和從鎖存器開(kāi)啟。寄存器100是否置位或復(fù)位取決于預(yù)載配置信號(hào)、預(yù)載信號(hào)、以及配置信號(hào)stn的狀態(tài)，如關(guān)于同步初始化所述。再次參照?qǐng)D2，注意在來(lái)自NAND門u2的輸出變低之前，其是高的，使得去往反相器ul7和NAND門ul9的輸入為高。反相器ul7將因此初始地驅(qū)動(dòng)去往傳輸門ul8的輸入信號(hào)為低，其接著驅(qū)動(dòng)內(nèi)部時(shí)鐘節(jié)點(diǎn)clki為低。從時(shí)鐘將因此初始地驅(qū)動(dòng)變高并且隨后在異步操作中變低。由反相器ul3和ul4形成的延遲鏈因此在異步操作中驅(qū)動(dòng)雙模式初始化信號(hào)變高之后促使從時(shí)鐘變低。這是相當(dāng)有利的，因?yàn)槠湎藢⒘硗獯嬖谟诩拇嫫?00中的競(jìng)爭(zhēng)條件。特別地，注意從鎖存器的傳輸門355應(yīng)該僅在去往傳輸門315的輸入可以傳播至傳輸門355之前導(dǎo)通，因?yàn)榉駝t將發(fā)生毛刺(glitch)?？刂齐娐?05中的延遲鏈防止任何這類毛刺出現(xiàn)。
[0026]可以多路復(fù)用來(lái)自多個(gè)控制電路的控制輸出以控制寄存器的相同群組。圖4中示出了對(duì)于控制電路105A和105B的配對(duì)以及對(duì)應(yīng)的寄存器1、寄存器2、寄存器3和寄存器4的示例性多路復(fù)用系統(tǒng)400。寄存器I至寄存器3可以由來(lái)自控制電路105A的控制信號(hào)驅(qū)動(dòng)。類似的，寄存器2至寄存器4可以由來(lái)自控制電路105B的控制信號(hào)驅(qū)動(dòng)。為了提供該可選擇性，每個(gè)寄存器通過(guò)對(duì)應(yīng)的多路復(fù)用器405接收其主時(shí)鐘輸入。類似的，每個(gè)寄存器通過(guò)對(duì)應(yīng)的多路復(fù)用器410接收從時(shí)鐘輸入。最終，每個(gè)寄存器接收來(lái)自對(duì)應(yīng)多路復(fù)用器415的雙模式初始化信號(hào)。因?yàn)榧拇嫫?和寄存器3可以選擇來(lái)自控制電路105A和105B的控制信號(hào)，它們的多路復(fù)用器405、410和415接收控制信號(hào)的集合。為了節(jié)省電能，如果不使用寄存器，則每個(gè)多路復(fù)用器405、410和415也可以選擇為二進(jìn)制一或零的默認(rèn)輸入信號(hào)。每個(gè)控制電路105響應(yīng)于接收到其自有的時(shí)鐘使能信號(hào)、輸入初始化信號(hào)和系統(tǒng)時(shí)鐘而產(chǎn)生其自有的主時(shí)鐘、從時(shí)鐘和雙模式初始化信號(hào)，如參照?qǐng)D2所述。多路選擇器的另一集合(未示出)可以選擇去往控制電路105A和105B的輸入信號(hào)。寄存器I至4的控制信號(hào)的可選擇性在其中數(shù)據(jù)路徑寬度可調(diào)的諸如FPGA中的可編程邏輯的實(shí)施例中是特別有利的。
[0027]可以理解，在此所述的技術(shù)和概念不應(yīng)限制于具體所公開(kāi)的實(shí)施例。所附權(quán)利要求包括落入本發(fā)明真實(shí)精神和范圍內(nèi)的所有這些改變和修改。
【主權(quán)項(xiàng)】
1.一種系統(tǒng)，包括: 控制電路，配置用于響應(yīng)于輸入初始化信號(hào)的確立而確立雙模式初始化信號(hào)，所述控制電路進(jìn)一步被配置用于當(dāng)通過(guò)響應(yīng)于系統(tǒng)時(shí)鐘而循環(huán)主時(shí)鐘和從時(shí)鐘來(lái)確立所述輸入初始化信號(hào)時(shí)對(duì)同步初始化信號(hào)的確立做出響應(yīng)，以及當(dāng)通過(guò)關(guān)于所述系統(tǒng)時(shí)鐘異步地確立所述從時(shí)鐘和所述主時(shí)鐘來(lái)確立所述輸入初始化信號(hào)時(shí)對(duì)異步初始化信號(hào)的確立做出響應(yīng)；以及 寄存器，包括與從鎖存器串聯(lián)的主鎖存器，所述主鎖存器被配置用于響應(yīng)于所述主時(shí)鐘的確立而開(kāi)啟，并且所述從鎖存器被配置用于響應(yīng)于所述從時(shí)鐘的確立而開(kāi)啟，所述寄存器包括去往所述主鎖存器的第一輸入傳輸門，所述第一輸入傳輸門被配置用于響應(yīng)于所述雙模式初始化信號(hào)的確立而導(dǎo)通。2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述寄存器進(jìn)一步包括去往所述主鎖存器的第二輸入傳輸門，所述第二輸入傳輸門被配置用于響應(yīng)于所述雙模式初始化信號(hào)的去確立而導(dǎo)通。3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述寄存器被配置用于向所述第一輸入傳輸門提供預(yù)載信號(hào)和置位信號(hào)中的所選擇的一個(gè)。4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其中，所述系統(tǒng)被并入可編程邏輯器件中，以及其中所述預(yù)載信號(hào)是用于所述可編程邏輯器件的動(dòng)態(tài)信號(hào)并且所述置位信號(hào)是用于所述可編程邏輯器件的配置信號(hào)。5.根據(jù)權(quán)利要求4所述的系統(tǒng)，其中，所述可編程邏輯器件包括現(xiàn)場(chǎng)可編程門陣列。6.根據(jù)權(quán)利要求2所述的系統(tǒng)，其中，所述第二輸入傳輸門被配置用于接收數(shù)據(jù)輸入信號(hào)。7.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述控制電路被配置用于當(dāng)通過(guò)響應(yīng)于所述系統(tǒng)時(shí)鐘循環(huán)所述主時(shí)鐘和所述從時(shí)鐘以去確立所述輸入初始化信號(hào)時(shí)對(duì)感測(cè)使能信號(hào)的確立做出響應(yīng)。8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其中，所述控制電路包括感測(cè)使能鎖存器，所述感測(cè)使能鎖存器被配置用于當(dāng)去確立所述輸入初始化信號(hào)時(shí)響應(yīng)于所述系統(tǒng)時(shí)鐘鎖存所述感測(cè)使能信號(hào)。9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，所述控制電路包括用于響應(yīng)于所述感測(cè)使能鎖存器鎖存了確立的感測(cè)使能信號(hào)而接收所述系統(tǒng)時(shí)鐘的內(nèi)部時(shí)鐘節(jié)點(diǎn)。10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中，所述控制電路包括用于反相在所述內(nèi)部時(shí)鐘節(jié)點(diǎn)上的電壓以產(chǎn)生所述從時(shí)鐘的反相器。11.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中，所述控制電路被配置用于當(dāng)確立了所述異步初始化信號(hào)時(shí)響應(yīng)于所述輸入初始化信號(hào)的確立對(duì)所述內(nèi)部時(shí)鐘節(jié)點(diǎn)放電。12.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述控制電路包括延遲電路，所述延遲電路被配置成使得在所述輸入初始化信號(hào)的確立之后確立所述從時(shí)鐘。13.根據(jù)權(quán)利要求9所述的系統(tǒng)，進(jìn)一步包括耦合至所述內(nèi)部時(shí)鐘節(jié)點(diǎn)以產(chǎn)生所述主時(shí)鐘的NAND門和反相器的串聯(lián)組合。14.一種方法，包括: 在具有與從鎖存器串聯(lián)的主鎖存器的寄存器中，響應(yīng)于雙模式初始化信號(hào)的確立選擇去往所述主鎖存器的初始化輸入； 在同步初始化操作模式中，在系統(tǒng)時(shí)鐘周期的一個(gè)部分期間確立主時(shí)鐘以開(kāi)啟所述主鎖存器以接收所述初始化輸入，并且在所述系統(tǒng)時(shí)鐘周期的剩余部分期間確立從時(shí)鐘以開(kāi)啟所述從鎖存器以接收來(lái)自所述主鎖存器的所述初始化輸入;以及 在異步初始化操作模式中，同時(shí)確立所述主時(shí)鐘和所述從時(shí)鐘，使得所述主鎖存器和所述從鎖存器一起開(kāi)啟以接收所述初始化輸入。15.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括，響應(yīng)于所述雙模式初始化信號(hào)的去確立選擇去往所述主鎖存器的數(shù)據(jù)輸入。16.根據(jù)權(quán)利要求15所述的方法，進(jìn)一步包括，當(dāng)所述主鎖存器接收所述數(shù)據(jù)輸入時(shí)鎖存感測(cè)使能信號(hào)以控制所述主時(shí)鐘和所述從時(shí)鐘的循環(huán)。17.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括，在包括所述寄存器的可編程邏輯器件的配置期間配置所述寄存器。
【文檔編號(hào)】G06F1/10GK105843356SQ201510958622
【公開(kāi)日】2016年8月10日
【申請(qǐng)日】2015年12月18日
【發(fā)明人】T·楊, S·古納拉特納, B·夏普-蓋斯勒
【申請(qǐng)人】美國(guó)萊迪思半導(dǎo)體公司